Counter Limited

カウント アップして指定された上限の後、ゼロに戻す

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ライブラリ:
Simulink / Sources
HDL Coder / Sources

説明

Counter Limited ブロックは、指定された上限に達するまでカウント アップします。次にカウンターはゼロに戻り、再びカウント アップを開始します。カウンターの初期値は常にゼロです。

メモ

このブロックはシミュレーション中のオーバーフロー時のラップに関する警告を報告しません。これらの警告を報告する場合は、Simulink.restoreDiagnostic のリファレンス ページを参照してください。ブロックはオーバーフロー時のラップが原因で発生するエラーを報告します。

端子

出力

Port_1 — カウント値

スカラー

カウント値。8 ビット、16 ビットまたは 32 ビットの符号なし整数として指定します。ブロックは、上限を表すために必要な最小ビット数を使用します。

データ型: uint8 | uint16 | uint32

パラメーター

上限 — 上限

7 (既定値) | スカラー

有限で実数値のスカラーとしてカウントするブロックの上限を指定します。

プログラムでの使用

ブロック パラメーター: uplimit

型: 文字ベクトル

値: スカラー

既定の設定: '7'

サンプル時間 — サンプルの間隔

-1 (既定値) | スカラー | ベクトル

サンプル間の時間間隔をスカラー (sampling period) または 2 要素ベクトル (sampling period, initial offset) として指定します。サンプル時間を継承するには、このパラメーターを -1 に設定します。詳細については、サンプル時間の指定を参照してください。

プログラムでの使用

ブロック パラメーター: tsamp

型: 文字ベクトル

値: スカラー | ベクトル

既定の設定: '-1'

ブロックの特性

データ型	Boolean | fixed point | integer
直達	いいえ
多次元信号	いいえ
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

• コード ジェネレーターは、生成されたコード内で非アトミックなマスク Subsystem ブロックを構成する初期ブロックを明示的にグループ化しません。この柔軟さのために、コード生成がより効率化されます。[Atomic サブシステムとして扱う] オプションを選択して、マスク Subsystem ブロックがアトミック単位として実行されるように設定することでグループ化できる場合もあります。

• 量産コードには推奨されません。組み込みシステムでよく見られる速度とメモリに関するリソースの制限と制約に関連します。生成されたコードにはメモリの動的な割り当てと解放、再帰、メモリ オーバーヘッドの増加、および広範囲で変化する実行時間が含まれることがあります。リソースが十分な環境ではコードが機能的に有効で全般的に許容できても、小規模な組み込みターゲットではそのコードをサポートできないことはよくあります。通常、ブロックは量産コードに適する方向に展開します。このため、量産コードに適したブロックはそのままにしておきます。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Counter Free-Running