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hdlverifier.FPGADataReader

ライブFPGAからMATLABワークスペースにデータをキャプチャします

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説明

hdlverifier.FPGADataReader System object™は、FPGA ボード上で実行される生成された HDL IP コアと通信して、FPGA からの信号をMATLAB®にキャプチャします。

hdlverifier.FPGADataReader System object は直接作成できません。これを使用するには、FPGA データ キャプチャ コンポーネント ジェネレーターを実行し、独自にカスタマイズしたFPGADataReader System objectを生成します。生成されたオブジェクトを直接使用することも、ラッパー ツール FPGA データ キャプチャ を使用して、トリガー条件、キャプチャ条件、データ型を設定し、データをキャプチャすることもできます。

System objectを作成する前に、カスタマイズされたデータ キャプチャ コンポーネントを事前に生成しておく必要があります。また、生成された IP コードをプロジェクトに統合し、FPGA にデプロイしておく必要があります。オブジェクトは、JTAG またはイーサネット ケーブルを介して FPGA と通信します。必要なケーブルがボードとホスト コンピュータの間に接続されていることを確認してください。

ワークフローの概要については、 データキャプチャのワークフローを参照してください。

メモ

あるいは、 stepメソッドを使用してSystem objectで定義された操作を実行する代わりに、関数であるかのように、引数を指定してオブジェクトを呼び出すことができます。たとえば、y = step(obj,x) と y = obj(x) は同等の演算を実行します。

作成

DC = mydc は、FPGA 上で実行されているデザインからデータをキャプチャするカスタマイズされたオブジェクトDCを作成します。 mydc は、 FPGA データ キャプチャ コンポーネント ジェネレーター ツールで指定したコンポーネント名です。

プロパティ

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トリガー条件が有効になっているにもかかわらず、HDL IP コアがその条件を検出しない場合、データ キャプチャ要求は指定された秒数が経過するとタイムアウトになります。データ キャプチャが中止された場合、データはMATLABに返されません。

データ キャプチャにツールを使用する場合、このプロパティは無視されます。ツールを使用したキャプチャを中止するには、ポップアップ ウィンドウのStopボタンを使用します。

キャプチャする繰り返しの数を指定します。この値は 2 のべき乗である必要があり、 Sample depthを超えることはできません。サンプルの深さを指定するときは、データを読み取るときに構成する予定のウィンドウの数を考慮してください。これは、それらが一緒になって各キャプチャ ウィンドウのウィンドウの深さに影響を与えるためです。ウィンドウの深さは、 Sample depthをNumber of capture windowsで割ったものです。FPGA データ キャプチャ コンポーネント ジェネレーター ツールでSample depthを指定します。

以下に例を示します。Sample depthが4096で、 Number of capture windowsが4の場合、各キャプチャ ウィンドウのウィンドウ深度は1024。

トリガーの段数を指定します。この値は 1 ～ Mの整数である必要があります。TG Mは、FPGA データ キャプチャ コンポーネント ジェネレーター ツールの [最大トリガー ステージ]パラメーターによって設定されます。Max trigger stagesパラメーターを指定する場合は、データをキャプチャするためのトリガー条件を構成する予定のトリガー ステージの最大数を考慮してください。

たとえば、 Max trigger stages が4の場合、 NumTriggerStages は1、 になります。 $2、 3、または4。

デフォルトでは、トリガが検出されたときのクロック サイクルはキャプチャ バッファの最初のサンプルです。キャプチャ バッファ内でのトリガ検出サイクルの相対位置を変更できます。デフォルト以外のトリガー位置は、トリガーが発生する前に一部のサンプルがキャプチャされることを意味します。このパラメーターは、0 からwindow depth–1 までの整数に設定できます。トリガ位置がwindow depth–1 に等しい場合、最後のサンプルはトリガが発生したときのサイクルに対応します。詳細については、トリガーを参照してください。

HDL IP コアのキャプチャ条件ロジックを有効にするには、このプロパティをtrueに設定します。キャプチャ条件ロジックを有効にして、キャプチャ条件を使用して FPGA からどのデータをキャプチャするかを制御します。HDL IP コアは、クロック サイクルごとにキャプチャ条件を評価し、キャプチャ条件を満たすデータのみをキャプチャします。取得条件の詳細については、捕獲条件を参照してください。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでInclude capture condition logicを選択します。

キャプチャ モードを次のオプションのいずれかとして指定します。

  • 'blocking' — データ キャプチャ オブジェクトは、キャプチャ データの取得中にMATLABをブロックします。このキャプチャ モードでは、JTAG リソースは一度に FPGA データ キャプチャまたは AXI マネージャーのいずれかに割り当てられます。

  • 'nonblocking' — データ キャプチャ オブジェクトは、キャプチャ データの取得中にMATLABをブロックしません。このキャプチャ モードでは、FPGA データ キャプチャと AXI マネージャーを同時に使用できます。

開発ボードに複数の FPGA または複数の JTAG 接続がある場合、データ キャプチャ ソフトウェアは JTAG チェーン内の FPGA の位置を検出できません。これらの詳細パラメーターを指定して、データ キャプチャ IP コアを含む FPGA を見つけます。

高度なボードセットアップ

複数の JTAG ケーブルがホスト コンピューターに接続されている場合は、このプロパティを指定します。指定しない場合、オブジェクトは次の順序で JTAG ケーブル タイプを自動検出します。

  • FPGADataReaderオブジェクトは、まずDigilent®ケーブルを検索します。

  • Digilent JTAG ケーブルが見つからない場合は、FTDI ケーブルを検索します。

  • 同じタイプの 2 本のケーブルが見つかった場合、オブジェクトはエラーを返します。これを解決するには、 JTAGCableNameを指定してください。

  • タイプの異なる 2 本のケーブルが見つかった場合、 Digilentケーブルが優先されます。FTDI ケーブルを使用するには、このプロパティを'FTDI'に設定します。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでConnection typeパラメーターをJTAGに設定します。

データ キャプチャに使用される JTAG ケーブルの名前。文字ベクトルとして指定します。ボードが同じタイプの 2 本の JTAG ケーブルに接続されている場合は、この引数を使用します。

JTAG スキャン チェーン内の FPGA の位置。正の整数として指定します。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでConnection typeパラメーターをJTAGに設定します。

FPGA の前の命令レジスタの長さの数。非負の整数として指定します。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでConnection typeパラメーターをJTAGに設定します。

FPGA 後の命令レジスタの長さの数。非負の整数として指定します。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでConnection typeパラメーターをJTAGに設定します。

JTAG クロック周波数を MHz 単位で指定します。Xilinx FPGA の場合、JTAG クロック周波数は 33 MHz または 66 MHz です。JTAG 周波数は、ケーブルのタイプと FPGA ボードがサポートする最大クロック周波数によって異なります。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでConnection typeパラメーターをJTAGに設定します。

FPGA ボード上のイーサネット ポートのインターネット プロトコル (IP) アドレスをドット区切りの値として指定します。デバイスの IP アドレスは、3 つのドットで区切られた 0 ～ 255 の範囲の整数で構成される 4 つの数字のセットである必要があります。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールで、 Connection typeパラメーターをEthernetに設定します。

FPGAボードのUDP(User Datagram Protocol)ポート番号を255～65,535の整数で指定します。

依存関係

このプロパティを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールで、 Connection typeパラメーターをEthernetに設定します。

オブジェクト関数

checkStatusノンブロッキング モードでの FPGA データ キャプチャの現在のステータスを確認する
clone同じプロパティ値でhdlverifier.FPGADataReader System objectを作成します
collectDataキャプチャしたデータをFPGAからノンブロッキングモードでホストに収集
displayCaptureCondition全体的なキャプチャ状況を表示
displayDataTypesキャプチャされたすべての信号のデータ型を表示します
displayTriggerCondition全体的なトリガ条件を表示
isLockedロック状態
launchAppFPGA データ キャプチャ アプリを開く
releaseJTAGインターフェースのリリース制御
setCaptureCondition信号値ごとに比較を設定する
setCaptureConditionCombinationOperator個々の信号値の比較を全体的なキャプチャ条件に組み合わせる演算子を構成する
setCaptureConditionComparisonOperatorキャプチャ条件内の個々の信号値を比較する演算子を構成する
setDataType信号からキャプチャしたデータのデータ型を構成する
setNumberofTriggerStagesデータをキャプチャするためのトリガー ステージの数を構成する
setRunImmediateFlagトリガー条件なしですぐに実行されるようにデータ キャプチャを構成する
setTriggerCombinationOperator個々の信号値の比較を全体的なトリガー条件に組み合わせる演算子を構成します
setTriggerComparisonOperatorトリガー条件内の個々の信号値を比較する演算子を構成します
setTriggerCondition各信号値の比較を設定する
setTriggerTimeOutトリガー ステージでトリガー条件が発生する必要がある FDC IP コア クロック サイクルの最大数を設定します
stepFPGA 上で実行されている HDL IP コアからデータの 1 つのバッファをキャプチャします
stopノンブロッキング モードでの現在のステータスに基づいて FPGA データ キャプチャの実行を停止します。

例

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この例では次を使用します。

スクリプトを開く

この例では、 hdlverifier.FPGADataReader System object™ を使用して、JTAG 接続を介して FPGA 上で実行されているデザインからデータをキャプチャする方法を示します。hdlverifier.FPGADataReader System object は、プログラムによるデータの構成とキャプチャの方法を提供します。FPGA データ キャプチャ コンポーネント ジェネレーター ツールを使用して、FPGA データ リーダーSystem objectを生成します。次に、生成されたSystem object を直接使用して、データ型とトリガー条件を設定し、データをキャプチャします。

hdlverifier.FPGADataReaderシステム オブジェクトの生成

カスタマイズしたhdlverifier.FPGADataReader System objectを生成するには、 MATLAB®コマンド プロンプトで次のコマンドを入力して、FPGA データ キャプチャ コンポーネント ジェネレーター ツールを開きます。このツールを使用するには、既存の HDL デザインと FPGA プロジェクトが必要です。

generateFPGADataCaptureIP;

この例では、データ キャプチャ用の 2 つの信号を定義する、生成されたオブジェクトmydcを使用します。信号Aは 1 ビット、信号Bは 8 ビットです。どちらの信号もトリガー条件で使用することもできます。サンプルの深さは 4096 サンプルです。これら 2 つの信号で動作するようにhdlverifier.FPGADataReader System objectを構成するには、次の手順を実行します。

  1. 「追加」ボタンを 1 回クリックして、「ポート」テーブルに 1 行を追加します。

  2. 最初の信号にA 、2 番目の信号にBという名前を付けます。

  3. 2 つの信号のビット幅をそれぞれ1および8に設定します。

  4. 生成された IP 名 をmydcとして指定します。

  5. FPGA ベンダー をAlteraに設定します。

  6. サンプル深度 を4096に設定します。

  7. 最大トリガーステージ を2に設定します。

この図は、これらのツール設定を示しています。

hdlverifier.FPGADataReader System objectを生成するには、生成 をクリックします。レポートには生成の結果が表示されます。生成された IP コードを既存の FPGA プロジェクトに統合し、FPGA にデプロイします。System object は、 JTAG ケーブルを介して FPGA と通信します。JTAG ケーブルがボードとホスト コンピューターに接続されていることを確認してください。

hdlverifier.FPGADataReader System objectが生成されるディレクトリに移動します。

cd hdlsrc;

生成されたSystem objectを使用してデータ キャプチャ オブジェクトを作成します。

captureData = mydc

captureData =

   mydc with properties:
              Connection: 'JTAG'
    IsConditionalCapture: 0
         TriggerPosition: 0
       NumCaptureWindows: 1
        NumTriggerStages: 2
                 TimeOut: 10
       EnableCaptureCtrl: 0
             CaptureMode: 'blocking'
           JTAGCableName: 'auto'
     MaxNumTriggerStages: 2

データをすぐにキャプチャ

データ キャプチャ オブジェクトを作成します。デフォルトのトリガー条件は、即時にトリガーすることです。生成されたオブジェクトのデフォルト設定では、全体的なトリガー条件の一部として信号が有効になりません。

captureData = mydc;

キャプチャされた信号のデータ型を表示します。8 ビット信号のデフォルトのデータ型はuint8です。

displayDataTypes(captureData);

Signal Name : Data Type
Capture_Window : uint32
Trigger_Position : boolean
A : boolean
B : uint8

オブジェクトを呼び出します。データは FPGA から即座にキャプチャされます。

[Capture_Window,Trigger_Position,dataOut] = captureData();

キャプチャされたデータは、 Capture_Window信号のフィールド、 Trigger_Position信号のフィールド、およびデータ キャプチャによってキャプチャされた各信号のフィールドを含む構造体として返されます。物体。dataOut構造体には、4096 個のA logical とフィールドB が含まれています。 $は、4096 uint8値のベクトルです。

トリガーイベントでデータをキャプチャ

特定のイベント付近の信号値をデバッグするには、トリガー条件を設定します。トリガー条件は、1 つ以上の信号の値比較で構成できます。これらの値の比較は、 AND演算子またはOR演算子のいずれか 1 種類の論理演算子のみと組み合わせることができます。

信号Aが 7 より大きいと同時に、FPGA がBの高い値を検出したときにデータをキャプチャするトリガー条件を定義します。

captureData = mydc;
setTriggerCondition(captureData,'A',true,'High');
setTriggerCondition(captureData,'B',true,7);
setTriggerComparisonOperator(captureData,'B','>');

全体的なトリガ条件を表示します。

displayTriggerCondition(captureData);

The trigger condition is:
A==High and B>7

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

信号Aの値が 0xAXであると同時に、FPGA がBの高い値を検出したときにデータをキャプチャするトリガー条件を定義します。 $$。信号Bでは、トリガー条件はAとして提供される左端の 4 ビットをチェックし、 Xとして提供される右端の 4 ビットを無視します (X は、関数が無視するビットを示します)。

captureData = mydc;
setTriggerCondition(captureData,'A',true,'High');
setTriggerCondition(captureData,'B',true,'0xAX');

全体的なトリガ条件を表示します。

displayTriggerCondition(captureData);

The trigger condition is:
A==High and B==0xAX

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

dataOut は、 HDL IP コアが FPGA 上の信号からトリガー条件を検出した後に返されます。 dataOut には、トリガー条件が検出されたサイクルから始まるサンプルが含まれます。

複数のトリガー イベントのデータをキャプチャする

FPGA が 2 つのトリガー条件を連続して検出したときにデータをキャプチャするトリガー条件を定義します。

  • トリガー条件 1 - 信号A が7 に等しいと同時にBの High 値

  • トリガー条件 2 - 信号Aが 15 より大きいと同時にBの High 値

captureData = mydc;
setNumberofTriggerStages(captureData,2);
setTriggerCondition(captureData,'A',true,'High');
setTriggerCondition(captureData,'B',true,7);
setTriggerCondition(captureData,'A',true,'High',2);
setTriggerCondition(captureData,'B',true,15,2);
setTriggerComparisonOperator(captureData,'B','>',2);

トリガ条件を表示します。デフォルトでは、この関数はトリガー ステージ 1 のトリガー条件を表示します。

displayTriggerCondition(captureData);

The trigger condition is:
A==High and B==7

トリガステージ2のトリガ条件を表示します。

displayTriggerCondition(captureData,2);

The trigger condition is:
A==High and B>15

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

HDL IP コアがトリガステージ 1 で設定されたトリガ条件を検出した後、トリガステージ 2 で設定されたトリガ条件を検出し、設定されたシーケンスを満たす場合、 dataOutが返されます。

固定小数点データのキャプチャ

8 ビット信号のデフォルトのデータ型はuint8ですが、HDL デザインでは固定小数点数を使用して信号を表すことができます。キャプチャされたデータのデータ型を設定して、固定小数点表現にキャストします。

captureData = mydc;
setDataType(captureData,'B',numerictype(1,8,6));

キャプチャされた信号のデータ型を表示します。

displayDataTypes(captureData);

Signal Name : Data Type
Capture_Window : uint32
Trigger_Position : boolean
A : boolean
B : numerictype(1,8,6)

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

dataOut構造体では、フィールドA は4096 個のlogical値のベクトルであり、フィールドBは6 小数ビットを含む、4096 個の符号付き 8 ビット固定小数点値のベクトル。

この例では次を使用します。

スクリプトを開く

この例では、 hdlverifier.FPGADataReader System object™ を使用して、JTAG 接続を介して FPGA 上で実行されているデザインからデータをキャプチャする方法を示します。hdlverifier.FPGADataReader System object は、プログラムによるデータの構成とキャプチャの方法を提供します。FPGA Data Capture Component Generator ツールを使用して、FPGA データ リーダーSystem objectを生成します。次に、生成されたSystem object を直接使用して、データ型とトリガー条件を設定し、データをキャプチャします。

hdlverifier.FPGADataReaderシステム オブジェクトの生成

カスタマイズしたhdlverifier.FPGADataReader System objectを生成するには、 MATLAB®コマンド プロンプトで次のコマンドを入力して、FPGA データ キャプチャ コンポーネント ジェネレーター ツールを開きます。このツールを使用するには、既存の HDL デザインと FPGA プロジェクトが必要です。

generateFPGADataCaptureIP;

この例では、データ キャプチャ用の 2 つの信号を定義する、生成されたオブジェクトmydcを使用します。信号Aは 1 ビット、信号Bは 8 ビットです。どちらの信号もトリガー条件で使用することもできます。サンプルの深さは 4096 サンプルです。これら 2 つの信号で動作するようにhdlverifier.FPGADataReader System objectを構成するには、次の手順を実行します。

  1. 「追加」ボタンを 1 回クリックして、「ポート」テーブルに 1 行を追加します。

  2. 最初の信号にA 、2 番目の信号にBという名前を付けます。

  3. 2 つの信号のビット幅をそれぞれ1および8に設定します。

  4. 生成された IP 名 をmydcとして指定します。

  5. FPGA ベンダー をXilinxに設定します。

  6. サンプル深度 を4096に設定します。

  7. 最大トリガーステージ を2に設定します。

この図は、これらのツール設定を示しています。

hdlverifier.FPGADataReader System objectを生成するには、生成 をクリックします。レポートには生成の結果が表示されます。生成された IP コードを既存の FPGA プロジェクトに統合し、FPGA にデプロイします。System object は、 JTAG ケーブルを介して FPGA と通信します。JTAG ケーブルがボードとホスト コンピューターに接続されていることを確認してください。

hdlverifier.FPGADataReader System objectが生成されるディレクトリに移動します。

cd hdlsrc;

生成されたSystem objectを使用してデータ キャプチャ オブジェクトを作成します。

captureData = mydc

captureData =

   mydc with properties:
              Connection: 'JTAG'
    IsConditionalCapture: 0
         TriggerPosition: 0
       NumCaptureWindows: 1
        NumTriggerStages: 2
                 TimeOut: 10
       EnableCaptureCtrl: 0
             CaptureMode: 'blocking'
           JTAGCableName: 'auto'
           JTAGCableType: 'auto'
       JTAGChainPosition: 0
          IRLengthBefore: 0
           IRLengthAfter: 0
            TckFrequency: 15
     MaxNumTriggerStages: 2

データをすぐにキャプチャ

データ キャプチャ オブジェクトを作成します。デフォルトのトリガー条件は、即時にトリガーすることです。生成されたオブジェクトのデフォルト設定では、全体的なトリガー条件の一部として信号が有効になりません。

captureData = mydc;

キャプチャされた信号のデータ型を表示します。8 ビット信号のデフォルトのデータ型はuint8です。

displayDataTypes(captureData);

Signal Name : Data Type
Capture_Window : uint32
Trigger_Position : boolean
A : boolean
B : uint8

オブジェクトを呼び出します。データは FPGA から即座にキャプチャされます。

[Capture_Window,Trigger_Position,dataOut] = captureData();

キャプチャされたデータは、 Capture_Window信号のフィールド、 Trigger_Position信号のフィールド、およびデータ キャプチャによってキャプチャされた各信号のフィールドを含む構造体として返されます。物体。dataOut構造体には、4096 個のA logical とフィールドB が含まれています。 $は、4096 uint8値のベクトルです。

トリガーイベントでデータをキャプチャ

特定のイベント付近の信号値をデバッグするには、トリガー条件を設定します。トリガー条件は、1 つ以上の信号の値比較で構成できます。これらの値の比較は、 AND演算子またはOR演算子のいずれか 1 種類の論理演算子のみと組み合わせることができます。

信号Aが 7 より大きいと同時に、FPGA がBの高い値を検出したときにデータをキャプチャするトリガー条件を定義します。

captureData = mydc;
setTriggerCondition(captureData,'A',true,'High');
setTriggerCondition(captureData,'B',true,7);
setTriggerComparisonOperator(captureData,'B','>');

全体的なトリガ条件を表示します。

displayTriggerCondition(captureData);

The trigger condition is:
A==High and B>7

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

信号Aの値が 0xAXであると同時に、FPGA がBの高い値を検出したときにデータをキャプチャするトリガー条件を定義します。 $$。信号Bでは、トリガー条件はAとして提供される左端の 4 ビットをチェックし、 Xとして提供される右端の 4 ビットを無視します (X は、関数が無視するビットを示します)。

captureData = mydc;
setTriggerCondition(captureData,'A',true,'High');
setTriggerCondition(captureData,'B',true,'0xAX');

全体的なトリガ条件を表示します。

displayTriggerCondition(captureData);

The trigger condition is:
A==High and B==0xAX

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

dataOut は、 HDL IP コアが FPGA 上の信号からトリガー条件を検出した後に返されます。 dataOut には、トリガー条件が検出されたサイクルから始まるサンプルが含まれます。

複数のトリガー イベントのデータをキャプチャする

FPGA が 2 つのトリガー条件を連続して検出したときにデータをキャプチャするトリガー条件を定義します。

  • トリガー条件 1 - 信号A が7 に等しいと同時にBの High 値

  • トリガー条件 2 - 信号Aが 15 より大きいと同時にBの High 値

captureData = mydc;
setNumberofTriggerStages(captureData,2);
setTriggerCondition(captureData,'A',true,'High');
setTriggerCondition(captureData,'B',true,7);
setTriggerCondition(captureData,'A',true,'High',2);
setTriggerCondition(captureData,'B',true,15,2);
setTriggerComparisonOperator(captureData,'B','>',2);

トリガ条件を表示します。デフォルトでは、この関数はトリガー ステージ 1 のトリガー条件を表示します。

displayTriggerCondition(captureData);

The trigger condition is:
A==High and B==7

トリガステージ2のトリガ条件を表示します。

displayTriggerCondition(captureData,2);

The trigger condition is:
A==High and B>15

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

HDL IP コアがトリガステージ 1 で設定されたトリガ条件を検出した後、トリガステージ 2 で設定されたトリガ条件を検出し、設定されたシーケンスを満たす場合、 dataOutが返されます。

固定小数点データのキャプチャ

8 ビット信号のデフォルトのデータ型はuint8ですが、HDL デザインでは固定小数点数を使用して信号を表すことができます。キャプチャされたデータのデータ型を設定して、固定小数点表現にキャストします。

captureData = mydc;
setDataType(captureData,'B',numerictype(1,8,6));

キャプチャされた信号のデータ型を表示します。

displayDataTypes(captureData);

Signal Name : Data Type
Capture_Window : uint32
Trigger_Position : boolean
A : boolean
B : numerictype(1,8,6)

オブジェクトを呼び出して、指定したトリガー イベントのデータをキャプチャします。

[~,~,dataOut] = captureData();

dataOut構造体では、フィールドA は4096 個のlogical値のベクトルであり、フィールドBは6 小数ビットを含む、4096 個の符号付き 8 ビット固定小数点値のベクトル。

バージョン履歴

R2017a で導入

参考

ツール

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トピック