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setTriggerTimeOut

トリガー ステージでトリガー条件が発生する必要がある FDC IP コア クロック サイクルの最大数を設定します

R2020b 以降

構文

setTriggerTimeOut(DC,enable,value,N)

説明

setTriggerTimeOut(DC,enable,value,N) は、 FPGA データ キャプチャ (FDC) IP コア クロック サイクルの最大数を構成します。このサイクル内で、 Nで指定されたトリガー ステージでトリガー条件が発生する必要があります。 DC は、カスタマイズされたデータ キャプチャ オブジェクトです。enable引数を使用して、トリガー ステージNでのトリガー タイムアウトを有効にし、 value引数を使用して FDC IP コア クロック サイクル数を指定します。

入力引数

DC — カスタマイズされたデータキャプチャオブジェクト

hdlverifier.FPGADataReader System object™

カスタマイズされたデータ キャプチャ オブジェクト。 hdlverifier.FPGADataReader System objectとして指定します。

enable — トリガー タイムアウトが指定されたトリガー ステージの一部であることを示す

true または 1 | false または 0

トリガー タイムアウトがトリガー ステージの一部であることを示し、数値または論理1 (true) または0 (false)。特定のトリガー ステージでトリガー タイムアウトを使用するには、この値を1 (true) に設定します。この値を0 (false) に設定すると、指定されたトリガー ステージではトリガー タイムアウトは使用されません。

value — FDC IP コアのクロック サイクル数

1 ～ 65,536 の整数

1～65,536の整数で指定します。この多くの FDC IP コア クロック サイクル内で、 Nで指定されたトリガー ステージでトリガー条件が発生する必要があります。

N — トリガーステージ

2 からMの整数

トリガー ステージ。2 ～ Mの整数として指定します。TG Mは、FPGA データ キャプチャ コンポーネント ジェネレーター ツールの [最大トリガー ステージ]パラメーターによって設定されます。Nを使用して、 N番目のトリガー ステージでトリガー タイムアウトを設定します。トリガー ステージ 1 ではトリガー タイムアウトは許可されません。

バージョン履歴

R2020b で導入

参考

オブジェクト

• hdlverifier.FPGADataReader

ツール

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