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FPGA Data Reader

ライブFPGAからSimulinkモデルにデータをキャプチャします

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  • FPGA Data Reader block

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説明

FPGA Data Readerブロックは、FPGA 上で生成された IP コアと通信して、キャプチャしたデータをSimulink®に返します。

このブロックを実行する前に、カスタマイズされたデータ キャプチャ コンポーネントを生成する必要があります。生成された HDL IP コアをプロジェクトに統合し、FPGA にデプロイします。ブロックは、JTAG またはイーサネット ケーブルを介して FPGA と通信します。必要なケーブルがボードとホスト コンピュータの間に接続されていることを確認してください。

ワークフローの概要については、 「データキャプチャのワークフロー」を参照してください。

デフォルトでは、FPGA データ キャプチャ コンポーネント ジェネレーター ツールは、このブロックとスコープを含むデータ キャプチャ モデルを生成します。DSP System Toolbox™ライセンスをお持ちの場合、キャプチャされたデータはロジック アナライザー ツールにストリーミングされます。それ以外の場合、 Scopeブロックにはキャプチャされたデータが表示されます。分析、検証、表示のためにモデルに他のブロックを追加できます。

端子

FPGA Data Readerブロックの出力ポートは、FPGA データ キャプチャ コンポーネント ジェネレーターでキャプチャするように要求した信号に対応します。ブロックパラメーターから開かれるSignal and Trigger Editorでこれらの端子のデータ型を設定します。

出力

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この出力ポートは、現在のキャプチャ ウィンドウを示します。この出力ポートの値は、1 からSample depthパラメーターの値までの整数です。

この出力ポートは、キャプチャ バッファ内のトリガ検出クロック サイクルの位置を示します。

パラメーター

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ブロックはタイム ステップごとに 1 フレームのデータを返します。ここで、フレームは各信号のキャプチャ バッファ全体です。各フレームには、生成時に指定されたSample depth値が含まれます。デフォルトのサンプル時間では、各フレームのバッファリングを解除して単一のサンプルを作成するため、サンプル時間は 1 になります。

トリガー

このパラメーターは読み取り専用です。生成時に指定した値が反映されます。

キャプチャする繰り返しの数を指定します。この値はSample depthまでの 2 の累乗でなければなりません。window depthは、 Sample depth / Number of capture windowsとして定義されます。十分なバッファリングを可能にするために、 Number of capture windowsを設定するときはSample depth を考慮してください。

トリガーの段数を指定します。この値は 1 からMまでの整数である必要があります。ここで、 M は、 FPGA データ キャプチャ コンポーネント ジェネレーター ツールの [最大トリガー ステージ]パラメーターによって設定されます。Max trigger stagesパラメーターを指定する場合は、データをキャプチャするためのトリガー条件を構成する予定のトリガー ステージの最大数を考慮してください。

デフォルトでは、トリガが検出されたときのクロック サイクルはキャプチャ バッファの最初のサンプルです。キャプチャ バッファ内でのトリガ検出サイクルの相対位置を変更できます。デフォルト以外のトリガー位置は、トリガーが発生する前に一部のサンプルがキャプチャされることを意味します。このパラメーターは、0 からwindow depth–1 までの任意の数値に設定できます。トリガ位置がwindow depth–1 に等しい場合、最後のサンプルはトリガが発生したときのサイクルに対応します。Number of capture windowsが 1 より大きい場合、同じトリガー位置がすべてのウィンドウに適用されます。トリガーを参照してください。

このパラメーターは読み取り専用です。生成時に指定した信号名が、下部のドロップダウン メニューにリストされます。+ボタンをクリックして、トリガー条件に信号を追加します。

信号を比較するには、次の演算子のいずれかを選択します: ==、 !=、 <、 >、 <=、または>=。Xまたはx (ドントケア値) を含む信号を比較するには、 ==または!=を指定します。 $演算子。

トリガー条件は、1 つ以上の信号の値比較で構成できます。このパラメーターは、各信号に一致する値を指定します。

マルチビット信号の場合は、信号に関連付けられたデータ型の範囲内で 10 進数、2 進数、または 16 進数の値を指定します。16 進値または 2 進値を指定する場合、 Xまたはx (ドントケア値) を組み合わせて値を指定して、ビット マスキングを有効にすることができます。値を比較する際、トリガー条件はXまたはxの位の値を破棄し、出力を提供します。

読みやすくするためにビットのグループを区切るには、ビット間に_を使用できます。たとえば、32 ビットのバイナリ値を0b1010_XXXX_1011_XXXX_1110_XXXX_1111XXXXとして表し、32 ビットの 16 進値を0xAB_CDEXFXとして表すことができます。

boolean信号の場合、レベルまたはエッジ条件を選択します。トリガーを参照してください。

このパラメーターは、ロジック ゲートのアイコンで示されます。[Change operator]ボタンをクリックして、 ANDとORを切り替えます。

トリガー条件は、1 つ以上の信号の値比較で構成できます。これらの値の比較を 1 種類の論理演算子のみと組み合わせます。3 つの信号A、 B、およびCがトリガー条件を構成しているとします。次のオプションがあります。

A == 10 AND B == 'Falling edge' AND C == 0
または

A == 10 OR B == 'Falling edge' OR C == 0
組み合わせ演算子を組み合わせて使用​​することはできません。トリガーを参照してください。

この多数のデータ キャプチャ IP コア クロック サイクル内で、このパラメーターを有効にしているトリガー ステージでトリガー条件が発生する必要があります。要件に応じて、1 ～ 65,536 の任意の整数値を指定できます。トリガーステージでトリガータイムアウトを有効にするには、このパラメーターを選択します。Trigger Stage 1ではトリガーのタイムアウトは許可されません。

トリガー条件が有効になっているにもかかわらず、HDL IP コアがその条件を検出しない場合、データ キャプチャ要求はこの秒数後にタイムアウトになります。Simulinkにはデータが返されません。

捕獲条件

データ キャプチャ IP コアのキャプチャ条件ロジックを有効にするには、このパラメーターを選択します。キャプチャ条件ロジックを有効にして、キャプチャ条件を使用して FPGA からどのデータをキャプチャするかを制御します。データ キャプチャ IP コアは、クロック サイクルごとにキャプチャ条件を評価し、キャプチャ条件を満たすデータのみをキャプチャします。取得条件の詳細については、捕獲条件を参照してください。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレーター ツールでInclude capture condition logicを選択します。

このパラメーターは読み取り専用です。生成時にトリガーとして指定した信号名が、下部のドロップダウン メニューにリストされます。+ボタンをクリックして、キャプチャ条件に信号を追加します。

依存関係

このパラメーターを有効にするには、 Enable capture condition logicを選択します。

信号を比較するには、次の演算子のいずれかを選択します: ==、 !=、 <、 >、 <=、または>=。Xまたはx (ドントケア値) を含む信号を比較するには、 ==または!=を指定します。 $演算子。

依存関係

このパラメーターを有効にするには、 Enable capture condition logicを選択します。

キャプチャ条件は、1 つ以上の信号の値の比較で構成できます。このパラメーターは、各信号に一致する値を指定します。

マルチビット信号の場合は、信号に関連付けられたデータ型の範囲内で 10 進数、2 進数、または 16 進数の値を指定します。16 進値または 2 進値を指定する場合、 Xまたはx (ドントケア値) を組み合わせて値を指定して、ビット マスキングを有効にすることができます。値を比較する際、キャプチャ条件はXまたはxの位の値を破棄し、出力を提供します。

読みやすくするためにビットのグループを区切るには、ビット間に_を使用できます。たとえば、32 ビットのバイナリ値を0b1010_XXXX_1011_XXXX_1110_XXXX_1111XXXXとして表し、32 ビットの 16 進値を0xAB_CDEXFXとして表すことができます。

boolean信号の場合、レベルまたはエッジ条件を選択します。捕獲条件を参照してください。

依存関係

このパラメーターを有効にするには、 Enable capture condition logicを選択します。

このパラメーターは、ロジック ゲートのアイコンで示されます。[Change operator]ボタンをクリックして、 ANDとORを切り替えます。

キャプチャ条件は、1 つ以上の信号の値の比較で構成できます。これらの値の比較を 1 種類の論理演算子のみと組み合わせます。組み合わせ演算子を組み合わせて使用​​することはできません。捕獲条件を参照してください。

依存関係

このパラメーターを有効にするには、 Enable capture condition logicを選択します。

データ型

このパラメーターは読み取り専用です。これは、Capture_Window出力ポートの名前、 Trigger_Position出力ポートの名前、および生成時に指定した信号名を反映します。

このパラメーターは読み取り専用です。生成時に指定した値が反映されます。

Data Typeメニューには、キャプチャされた信号のビット幅に一致するデータ型の提案が表示されます。このサイズは、生成された IP 上のポートに指定した幅です。このフィールドに入力してカスタム データ型を指定できます。信号が 8、16、または 32 ビットの場合、デフォルトはuintです。信号が 1 ビットの場合、デフォルトはbooleanです。信号の幅が異なる場合、デフォルトはnumerictype(0,bitWidth,0)です。

ブロックは、信号ビット幅に応じて、次のデータ型をサポートします: boolean、 uint8、 int8、 uint16、 int16、 half、 uint32、 int32、 single、 uint64、 int64、 double、およびnumerictype。

開発ボードに複数の FPGA または複数の JTAG 接続がある場合、データ キャプチャ ソフトウェアは JTAG チェーン内の FPGA の位置を検出できません。これらの詳細パラメーターを指定して、データ キャプチャ IP コアを含む FPGA を見つけます。

高度なボードセットアップ

データ キャプチャに使用される JTAG ケーブルの名前。文字ベクトルとして指定します。このパラメーターは、ボードが同じタイプの 2 本の JTAG ケーブルに接続されている場合に使用します。

複数の JTAG ケーブルがホスト コンピューターに接続されている場合は、このパラメーターを指定します。指定しない場合、 FPGA Data Readerブロックは次の順序で JTAG ケーブル タイプを自動検出します。

  • FPGA Data Readerブロックは、まずDigilent®ケーブルを検索します。

  • Digilent JTAG ケーブルが見つからない場合は、FTDI ケーブルを検索します。

  • 同じタイプの 2 本のケーブルが見つかった場合、オブジェクトはエラーを返します。それを解決するには、このパラメーターを設定します。

  • タイプの異なる 2 本のケーブルが見つかった場合は、 Digilentケーブルが優先されます。FTDI ケーブルを使用するには、このパラメーターをFTDIに設定します。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをJTAGに設定します。 $$。

JTAG スキャン チェーン内の FPGA の位置。正の整数として指定します。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをJTAGに設定します。 $$。

FPGA の前の命令レジスタの長さの数。非負の整数として指定します。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをJTAGに設定します。 $$。

FPGA 後の命令レジスタの長さの数。非負の整数として指定します。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをJTAGに設定します。 $$。

JTAG クロック周波数を MHz 単位で指定します。Xilinx FPGA の場合、JTAG クロック周波数は 33 MHz または 66 MHz です。JTAG 周波数は、ケーブルのタイプと FPGA ボードがサポートする最大クロック周波数によって異なります。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをJTAGに設定します。 $$。

FPGA ボード上のイーサネット ポートのインターネット プロトコル (IP) アドレスをドット区切りの値として指定します。デバイスの IP アドレスは、3 つのドットで区切られた 0 ～ 255 の範囲の整数で構成される 4 つの数字のセットである必要があります。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをEthernetに設定します。 $$。

FPGAボードのUDP(User Datagram Protocol)ポート番号を255～65,535の整数で指定します。

依存関係

このパラメーターを有効にするには、FPGA データ キャプチャ コンポーネント ジェネレータ ツールで、 FPGA vendorをXilinxに設定し、 Connection typeをEthernetに設定します。 $$。

バージョン履歴

R2017a で導入

参考

ツール

オブジェクト

トピック