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ASICテストベンチ

ASIC および高度な FPGA 設計用のテストベンチを生成

HDL Verifier™用の ASIC テストベンチは、HDL VerifierMATLAB®またはからテスト コンポーネントと検証モデルを生成できるようにするアドオンです。 $Simulink® をUniversal Verification Methodology (UVM) または SystemVerilog 環境に導入します。これらのモデルは、HDL シミュレーターでネイティブに実行されます。

  • MATLABおよびSimulinkから SystemVerilog ダイレクト プログラミング インターフェイス (DPI) コンポーネントを生成します。詳細については、SystemVerilog DPI コンポーネントの生成を参照してください。

  • MATLABおよびSimulinkから UVM コンポーネントまたは環境を生成します。詳細については、UVM コンポーネント生成の概要を参照してください。

  • SystemC™ TLM 互換のトランザクション レベル モデルをSimulinkからエクスポートします。詳細については、TLM コンポーネントの生成を参照してください。

この機能を使用するには、 ASIC Testbench for HDL Verifierアドオンをダウンロードしてインストールします。

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