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AXI Manager Read

Simulinkから FPGA ボード上のメモリ位置を読み取ります

R2019b 以降

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  • AXI Manager Read block

ライブラリ:
HDL Verifier Support Package for Intel Boards
HDL Verifier Support Package for Xilinx Boards

説明

AXI Manager Readブロックは、FPGA ボード上で実行されているときに AXI マネージャー IP と通信します。このブロックは読み取りコマンドを IP に転送して、FPGA ボード上のメモリ マップされた場所にアクセスします。

メモ

AXI Master Readブロックの名前がAXI Manager Readブロックに変更されました。詳細については、バージョン履歴を参照してください。

このブロックを使用する前に、AXI マネージャー IP を作成し、それを FPGA デザインに統合する必要があります。詳細については、AXI マネージャーのセットアップを参照してください。

端子

出力

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FPGA ボードから読み取られたデータ。スカラーまたはベクトルとして返されます。出力のサイズは 1 行Nで、 NはOutput vector sizeパラメーター値です。Output data typeパラメーターは、この出力のデータ型を設定します。FPGA からの読み取りデータのタイプは、依存するuint32、 int32、 uint64、またはint64です。 FPGA 上の AXI マネージャー IP のデータ幅に依存します。このブロックは、データ型をOutput data typeパラメーターで指定された値に変換します。

データ型: uint8 | int8 | uint16 | int16 | half | uint32 | int32 | single | uint64 | int64 | double | fixed point

パラメーター

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メイン

読み取り操作の開始アドレスを負でない整数または 16 進数値として指定します。このブロックは、32、40、および 64 ビットのアドレス幅をサポートします。このブロックは、AXI マネージャーの IP アドレス幅に従って、アドレス データ型をuint32またはuint64に変換します。アドレスは、FPGA ボード上の AXI マネージャー IP によって制御される AXI 下位メモリの場所を参照する必要があります。

メモリマッピングのガイドライン

  • AXI マネージャー IP データ幅が 32 ビットの場合、メモリは 4 バイトにアラインされ、各アドレスは 4 バイトずつ増加します (0x0、 0x4、 0x8)。たとえば、アドレス0x1 はエラーを返します。

  • AXI マネージャー IP データ幅が 64 ビットの場合、メモリは 8 バイトにアラインされ、各アドレスは 8 バイトずつ増加します (0x0、 0x8、 0x10)。たとえば、アドレス0x1または0x4の指定はどちらも無効であり、エラーが返されます。

  • AXI マネージャー IP データ幅が 32 ビットで、 Burst typeパラメーターがIncrementに設定されている場合、ブロックはアドレスを 4 バイトずつインクリメントします。

  • AXI マネージャー IP データ幅が 64 ビットで、 Burst typeパラメーターがIncrementに設定されている場合、ブロックはアドレスを 8 バイトずつインクリメントします。

  • AXI マネージャー IP データ幅が 32 ビットで、 Output data typeパラメーターがhalfに設定されている場合、ブロックは下位 2 バイトを読み取り、上位 2 バイトを無視します。

  • AXI マネージャー IP データ幅が 64 ビットで、 Output data typeパラメーターがhalfに設定されている場合、ブロックは下位 2 バイトを読み取り、上位 6 バイトを無視します。

  • 32 ビット レジスタへのアクセスに 64 ビット AXI マネージャー IP を使用しないでください。

例: 0xa4

Incrementモードでは、AXI マネージャーは、指定されたアドレスから始まる連続したメモリ空間からデータのベクトルを読み取ります。Fixedモードでは、AXI マネージャーは同じアドレスからすべてのデータを読み取ります。

メモ

Fixedバースト タイプは、PCI Express®インターフェイスではサポートされていません。代わりにIncrementバースト タイプを使用してください。

このブロックは、FPGA から読み取られたデータを指定されたデータ型に変換します。

読み取るブロックのメモリ位置の数を指定します。デフォルトでは、ブロックは連続したアドレス ブロックから読み取り、操作ごとにアドレスをインクリメントします。アドレス増分モードをオフにして同じ位置から繰り返し読み取るには、 Burst typeパラメーターをFixedに設定します。

ダブル データ レート (DDR) メモリのブロックの読み取りなど、大きな操作サイズを指定すると、ブロックはサポートされている最大バースト サイズを使用して、操作を自動的に複数のバーストに分割します。サポートされる最大バースト サイズは 256 ワードです。

ブロックのシミュレーション サンプル時間を指定します。-1 (デフォルト) を指定すると、ブロックはシステム内の他のブロックからサンプル時間を継承します。

ストローブ同期による一連のレジスタからのデータの読み取りを有効にするには、このパラメーターを選択します。FPGA デザインにHDL Coder™によって生成されるストローブ同期が含まれる場合、このパラメーターを有効にします。ストローブ同期の詳細については、 IP Core User Guide (HDL Coder)の「ストローブ同期によるベクトル データの読み取り/書き込み」セクションを参照してください。

HDL Coderで生成されるストローブの絶対アドレスを設定します。絶対アドレスは、ベース アドレスと IP コア レポートによって提供されるストローブ オフセットの合計です。

例: ベースアドレスが0x41000000 、オフセットが0x110の場合、絶対アドレスは0x41000110になります。

依存関係

このパラメーターを有効にするには、 Vector register data with strobe synchronizationを選択します。

インターフェイス

ホストとFPGAの間で通信するためのインターフェイスのタイプを指定します。

AXI マネージャー インターフェイスのコンフィギュレーション

これらのパラメーターを表示するには、 Configure global parametersをクリックして、[AXI Manager Interface Configuration] ダイアログ ボックスを開きます。表示されるパラメーターは、 Typeパラメーター値によって異なります。

グローバルパラメーターは、 Simulink®モデル全体に​​適用されます。

FPGA ボードの製造元を指定します。AXI マネージャー IP は、FPGA ボードのタイプによって異なります。

依存関係

このパラメーターを有効にするには、 「Configure global parameters」をクリックします。

FPGA 上の AXI マネージャー IP のデータ幅をビット単位で選択します。

PCI Expressの場合、この値を32に設定します。JTAG またはイーサネット接続の場合、この値を32または64に設定します。

依存関係

このパラメーターを有効にするには、 「Configure global parameters」をクリックします。

FPGA ボードとの通信に使用する JTAG ケーブルのタイプを指定します。複数のケーブルがホスト コンピュータに接続されている場合は、このパラメーターを使用します。

このパラメーターをauto (デフォルト) に設定すると、ブロックは JTAG ケーブル タイプを自動的に検出します。このブロックはDigilent®ケーブルの検索を優先し、このプロセスを使用してケーブル タイプを検出します。

  1. AXI Manager Writeブロックは、 Digilentケーブルを検索します。ブロックが次を見つけた場合:

    • Digilentケーブルが 1 本だけあり、そのケーブルを FPGA ボードとの通信に使用します。

    • 複数のDigilentケーブル – エラーが返されます。このエラーを解決するには、 Cable nameパラメーターを使用して目的のケーブルを指定します。

    • Digilentケーブルがありません。FTDI ケーブルを検索します。

  2. Digilentケーブルが見つからない場合、 AXI Manager Writeブロックは FTDI ケーブルを検索します。ブロックが次を見つけた場合:

    • 1 本の FTDI ケーブル。FPGA ボードとの通信にそのケーブルを使用します。

    • FTDI ケーブルが複数ある場合、エラーが返されます – このエラーを解決するには、 Cable nameパラメーターを使用して目的のケーブルを指定します。

    • FTDI ケーブルがない場合、エラーが返されます – このエラーを解決するには、 Digilentまたは FTDI ケーブルを接続します。

  3. タイプの異なる 2 本のケーブルが見つかった場合は、 Digilentケーブルが優先されます。FTDI ケーブルを使用するには、このパラメーターをFTDIに設定します。

このパラメーターをFTDIに設定すると、ブロックは FTDI ケーブルを検索します。オブジェクトが次のことを検出した場合:

  • 1 本の FTDI ケーブル。FPGA ボードとの通信にそのケーブルを使用します。

  • FTDI ケーブルが複数ある場合、エラーが返されます – このエラーを解決するには、 Cable nameパラメーターを使用して目的のケーブルを指定します。

  • FTDI ケーブルがない場合、エラーが返されます – このエラーを解決するには、 Digilentまたは FTDI ケーブルを接続します。

詳細については、 Intel®ボードについては、 「 」を参照してください。Xilinxボードについては、 を参照してください。

依存関係

このパラメーターを有効にするには、 TypeをJTAGに設定し、 VendorをXilinxに設定します。

同じタイプの複数の JTAG ケーブルがホスト コンピューターに接続されている場合は、このパラメーターを指定します。複数の JTAG ケーブルがホスト コンピューターに接続されており、このパラメーターを指定しない場合、ブロックはエラーを返します。エラー メッセージには、使用可能な JTAG ケーブルの名前が含まれています。詳細については、 Intelボードについては、 「 」を参照してください。Xilinxボードについては、 を参照してください。

依存関係

このパラメーターを有効にするには、 Type をJTAGに設定します。

JTAG クロック周波数を MHz 単位で指定します。JTAG 周波数は、ケーブルのタイプと FPGA ボードがサポートする最大クロック周波数によって異なります。サポートされている周波数範囲については、ボードのマニュアルを確認してください。

依存関係

このパラメーターを有効にするには、 Type をJTAGに設定します。

複数の FPGA またはZynq®デバイスが JTAG チェーン上にある場合は、このパラメーター値を非負の整数として指定します。それ以外の場合は、チェーン位置の自動検出のためにauto (デフォルト) を選択します。

依存関係

このパラメーターを有効にするには、 TypeをJTAGに設定し、 VendorをXilinxに設定します。

複数の FPGA またはZynqデバイスが JTAG チェーン上にある場合は、このパラメーター値を非負の整数として指定します。

依存関係

このパラメーターを有効にするには、 TypeをJTAGに設定し、 VendorをXilinxに設定します。

複数の FPGA またはZynqデバイスが JTAG チェーン上にある場合は、このパラメーター値を非負の整数として指定します。

依存関係

このパラメーターを有効にするには、 TypeをJTAGに設定し、 VendorをXilinxに設定します。

FPGAボード上のイーサネットポートのIPアドレスを指定します。

例: 192.168.0.10

依存関係

このパラメーターを有効にするには、 Type をEthernetに設定します。

ターゲット FPGA のユーザー データグラム プロトコル (UDP) ポート番号を 255 ～ 65,535 の整数で指定します。

依存関係

このパラメーターを有効にするには、 Type をEthernetに設定します。

バージョン履歴

R2019b で導入

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参考

ブロック

トピック