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FPGA Data Capture Component Generator

FPGA データ キャプチャ コンポーネントの構成と生成

説明

FPGA Data Capture Component Generator ツールは、FPGA 上で実行されているデザインからデータをキャプチャするためのコンポーネントを構成および生成します。生成されたコンポーネントは、FPGA から信号データのウィンドウをキャプチャし、そのデータをMATLAB^®またはSimulink^®に返します。

このツールを使用するには、既存の HDL デザインと FPGA プロジェクトが必要です。信号をキャプチャするには、 HDL Verifier™が IP コアを生成します。これを HDL プロジェクトに統合し、デザインの残りの部分とともに FPGA にデプロイする必要があります。

このツールのGenerateボタンは、次のコンポーネントを生成します。

• HDL IP コア、FPGA デザインへの統合用。キャプチャしてトリガーとして使用する信号を接続し、クロックとクロック イネーブルを接続します。

• 生成レポート。生成されたファイルのリストと次の手順の手順が記載されています。

• キャプチャパラメーターを設定し、 MATLABワークスペースにデータをキャプチャするツール。「FPGA データ キャプチャ」を参照してください。

• hdlverifier.FPGADataReader System object™のカスタマイズされたバージョン。データを構成およびキャプチャするための代替のプログラム的な方法を提供します。

• カスタマイズされたSimulink FPGA Data Reader モデル。DSP System Toolbox™ライセンスをお持ちの場合、このモデルはキャプチャされた信号をロジック アナライザー波形ビューアにストリーミングします。それ以外の場合、 Scopeブロックは信号を表示します。

• datacapture_gensettings.mat形式の MAT ファイル。TG datacaptureは、生成された HDL IP コアの名前です。この MAT ファイルには、データ キャプチャのビルドパラメーターが保持されます。次の反復で同じデザインをリロードするには、この MAT ファイルをgenerateFPGADataCaptureIP関数への入力引数として指定します。

ワークフローの概要については、 「データキャプチャのワークフロー」を参照してください。

FPGA Data Capture Component Generator を開く

MATLABコマンド プロンプトで、次のコマンドを入力します。

generateFPGADataCaptureIP

最新のデザインのパラメーターを再ロードするには、 restore引数を使用します。

generateFPGADataCaptureIP('restore',true);

すでに生成して MAT ファイルに保存した設計のパラメーターを再ロードするには、 matFile引数を使用します。

generateFPGADataCaptureIP('datacapture_gensettings.mat');

ここで、datacapture は、[生成された IP 名]パラメーターで指定した、生成された HDL IP コアの名前です。

例

• FPGA データ キャプチャを使用してインテル FPGA ボードからオーディオ信号をキャプチャする
• FPGA データ キャプチャを使用したザイリンクス FPGA ボードからの温度センサー データのキャプチャ

パラメーター

端子

Port Name — 生成された IP の入力ポートの名前

文字ベクトル | string スカラー

名前は HDL ファイル内の信号名と一致する必要はありません。この名前は次の目的で使用されます。

• 生成された HDL IP コアの入力ポート。IP の内部では、この信号はキャプチャ バッファにルーティングされるか、 Use Asの選択に応じてトリガー条件およびキャプチャ条件の一部として使用されます。

• キャプチャされたデータの構造フィールドがMATLABワークスペースに返されました

• 生成されたSimulinkブロックのポート

• キャプチャ時のトリガー、キャプチャ条件、およびデータ タイプのパラメーターエディターの信号の表

データ型: char | string

Bit Width — 信号のビット数

正の整数

この番号は HDL IP ポート定義の生成に使用され、キャプチャ バッファの合計幅に影響します。キャプチャ時にキャプチャされたデータのデータ型を指定できます。

メモ

Fixed-Point Designer™がない場合、データ キャプチャはuint8などの組み込みデータ型のみを返すことができます。生成された IP のポートは、組み込みデータ型のサイズ (1、8、16、32、または 64 ビット) と一致するように指定する必要があります。固定小数点データ型と任意のサイズのキャプチャ信号を有効にするには、Fixed-Point Designerをお勧めします。

Use As — IP ロジック内で信号がどのようにルーティングされるか

Both trigger and data (既定値) | Data | Trigger

信号をDataとして指定すると、信号はサンプル バッファーにキャプチャされてMATLABに返されますが、トリガー条件およびキャプチャ条件には寄与できません。信号をTriggerとして指定すると、キャプチャ時にトリガー条件とキャプチャ条件を定義するために使用できますが、キャプチャされず、 MATLABに返されます。信号がBoth trigger and dataとして使用されるように指定することもできます。

ターゲット

Generated IP name — 生成されたコンポーネントの名前

datacapture (既定値) | 文字ベクトル

この名前は、生成された HDL IP コア、 System object、およびSimulinkモデルに使用されます。

FPGA vendor — FPGA およびソフトウェア ベンダー

Altera (既定値) | Xilinx

利用可能なベンダーは、インストールされているHDL Verifierサポート パッケージによって異なります。Intel^® (Altera^®) およびXilinx^®ボードには個別のサポート パッケージがあります。

Generated IP language — 生成された HDL IP コアに使用される言語

VHDL (既定値) | Verilog

生成された HDL IP コアに使用される言語をVerilogまたはVHDLとして選択します。

Connection type — 接続チャネルの種類

JTAG (既定値) | Ethernet

接続チャネルのタイプをJTAGまたはEthernetとして選択します。

メモ

イーサネット接続は、 Xilinx FPGA ボードでのみ使用できます。

Destination folder — 生成されたファイルを保存する場所

hdlsrc (既定値) | 文字ベクトル | string スカラー

生成されたファイルを保存する場所。ホスト コンピューター上のフォルダーの名前として指定します。

データ型: char | string

キャプチャ

Sample depth — 各信号でキャプチャされたサンプルの数

128 (既定値) | 256 | 512 | 1024 | 2048 | 4096 | 8192 | 16384 | 32768 | 65536 | 131072 | 262144 | 524288 | 1048576

このパラメーターを使用して、生成された HDL IP コアのメモリのサイズを指定します。メモリの幅は、データ信号の総ビット幅です。

サンプルの深さを指定するときは、データを読み取るときに構成する予定のウィンドウの数を考慮してください。これは、これらのウィンドウが各キャプチャ ウィンドウのウィンドウの深さに影響を与えるためです。ウィンドウ深度は、サンプル深度をキャプチャ ウィンドウの数で割ったものです。FPGA データ キャプチャ ツールの [キャプチャ ウィンドウ数]パラメーターを使用するか、 hdlverifier.FPGADataReader System objectのプロパティを使用して、キャプチャ ウィンドウの数を指定します。

たとえば、サンプル深度が 4096 でキャプチャ ウィンドウの数が 4 の場合、各キャプチャ ウィンドウのウィンドウ深度は 1024 になります。

Max trigger stages — トリガー条件を与えるトリガーステージの最大数

1 (既定値) | 1から10までの整数

このパラメーターを使用して、順次トリガーを有効にします。FPGA から指定したデータを取り込むには、複数の段階で一連のトリガー条件を与えます。シーケンシャル トリガーの詳細については、 「 シーケンシャルトリガー 」を参照してください。

Max trigger stagesを指定する場合は、トリガー条件を構成する予定のトリガー ステージの最大数を考慮してください。FPGA データ キャプチャ ツールの [トリガー ステージ数]パラメーターを使用するか、 NumTriggerStages 0013のhdlverifier.FPGADataReaderプロパティを使用して、トリガー ステージの数を指定します。 System object。

たとえば、トリガー ステージの最大数が 4 の場合、トリガー ステージの数は 1、2、3、または 4 になります。

Include capture condition logic — HDL IP コアにキャプチャ条件ロジックを含めるオプション

off (既定値) | on

HDL IP コアにキャプチャ条件ロジックを含めるには、このパラメーターを選択します。取得条件を使用して FPGA から取得するデータを制御する取得条件ロジックを含めます。HDL IP コアは、クロック サイクルごとにキャプチャ条件を評価し、キャプチャ条件を満たすデータのみをキャプチャします。取得条件の詳細については、捕獲条件を参照してください。

取得条件を FPGA Data Capture ツールまたは hdlverifier.FPGADataReader System object で設定します。

イーサネット設定

IP address — ターゲット FPGA ボード上のイーサネット ポートの IP アドレス (Xilinxのみ)

192.168.0.2 (既定値) | ドット区切り値

ターゲット FPGA ボード上のイーサネット ポートのインターネット プロトコル (IP) アドレスをドット区切りの値として指定します。ターゲット IP アドレスは、3 つのドットで区切られた 0 ～ 255 の範囲の整数で構成される 4 つの数字のセットである必要があります。

依存関係

このパラメーターを有効にするには、 Targetセクションで、 FPGA vendorをXilinxに設定し、 Connection typeをTGに設定します。 Ethernet。

Port address — ターゲットFPGAボードのUDPポート番号(Xilinxのみ)

50101 (既定値) | 255 ～ 65,535 の整数

対象となるFPGAボードのUDP(User Datagram Protocol)ポート番号を255～65,535の整数で指定します。

依存関係

このパラメーターを有効にするには、 Targetセクションで、 FPGA vendorをXilinxに設定し、 Connection typeをTGに設定します。 Ethernet。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

Interface type — ターゲット FPGA ボードのイーサネット インターフェイスのタイプ (Xilinxのみ)

GMII (既定値) | MII | SGMII

ターゲット FPGA ボードのインターフェイスに基づいて、イーサネット インターフェイス タイプをGMII、 MII、またはSGMIIとして選択します。

依存関係

このパラメーターを有効にするには、 Targetセクションで、 FPGA vendorをXilinxに設定し、 Connection typeをTGに設定します。 Ethernet。

バージョン履歴

R2017a で導入

参考

generateFPGADataCaptureIP |

トピック

• データキャプチャのワークフロー