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入力端子と出力端子のデータ型

入力データ型

モデルの入力端子の HDL データ型を指定します。

設定

VHDL® については、以下のオプションがあります。

既定の設定: std_logic_vector

std_logic_vector

VHDL 型の STD_LOGIC_VECTOR を指定します。

符号付き/符号なし

VHDL 型の SIGNED または UNSIGNED を指定します。

Verilog® については、以下のオプションがあります。

既定の設定: wire

生成された Verilog コード内では、すべての端子のデータ型は 'wire' であり、変更できません。したがって、ターゲット言語が Verilog の場合は [入力データ型] は無効になります。

依存関係

このオプションは、ターゲット言語 ([言語] オプションで指定) が VHDL の場合に有効になります。

コマンド ライン情報

プロパティ: InputType
型: 文字ベクトル
値: (VHDL) 'std_logic_vector' | 'signed/unsigned'
(Verilog) 'wire'
既定の設定: (VHDL) 'std_logic_vector'
(Verilog) 'wire'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

出力データ型

モデルの出力端子の HDL データ型を指定します。

設定

VHDL については、以下のオプションがあります。

既定の設定: 入力データ型と同じ

入力データ型と同じ

モデルの出力端子が [入力データ型] で指定されたデータ型と同じ型になるように指定します。

std_logic_vector

VHDL の STD_LOGIC_VECTOR 型を出力端子のデータ型として指定します。

符号付き/符号なし

VHDL の SIGNED 型または UNSIGNED 型を出力端子のデータ型として指定します。

Verilog については、以下のオプションがあります。

既定の設定: wire

生成された Verilog コード内では、すべての端子のデータ型は 'wire' であり、変更できません。したがって、ターゲット言語が Verilog の場合は [出力データ型] は無効になります。

依存関係

このオプションは、ターゲット言語 ([言語] オプションで指定) が VHDL の場合に有効になります。

コマンド ライン情報

プロパティ: OutputType
型: 文字ベクトル
値: (VHDL) 'std_logic_vector' | 'signed/unsigned'
(Verilog) 'wire'
既定の設定: プロパティが指定されていない場合、出力端子は InputType で指定されたデータ型と同じ型をもちます。

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。