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クロック レート パイプライン

このセクションには、[コンフィギュレーション パラメーター] ダイアログ ボックスの [HDL コード生成][最適化][パイプライン] タブにあるパラメーターが含まれます。このセクションのパラメーターを使用することで、ターゲット デバイスでの設計のタイミングを改善することができます。クロックレート パイプラインを有効にして、DUT 出力端子でクロックレート パイプラインを許可することで、ターゲット FPGA デバイスにおいて高速のクロック レートでパイプライン レジスタを実行します。

クロックレート パイプライン

設計にマルチサイクル パスが含まれている場合、クロックレート パイプラインを使用して、データ レートよりも速いクロック レートでパイプライン レジスタを挿入します。この最適化によってクロック周波数が改善され、追加のレイテンシを発生させることなく使用面積を削減します。クロックレート パイプラインは、ご使用のモデルに含まれる既存の設計遅延には影響を与えません。合成ツールのマルチサイクル パスの使用による制約への代替方法です。

設定

既定の設定: オン

オン

マルチサイクル パスにパイプライン レジスタをクロック レートで挿入します。

オフ

マルチサイクル パスにパイプライン レジスタをデータ レートで挿入します。

依存関係

1 より大きい [オーバーサンプリング係数] を指定する場合、[クロック レート パイプライン] チェック ボックスを選択していることを確認します。クロックレート パイプラインは、モデルの中で低速な同一のデータ レートで実行される領域を特定し、Delay ブロックまたはレート変換が発生するブロックによって区切られます。コード ジェネレーターは、これらの領域の入力に Repeat ブロックを、出力に Rate Transition ブロックを導入することで、その領域をより高速なクロック レートに変換します。

コマンド ライン情報

プロパティ: ClockRatePipelining
型: 文字ベクトル
値: 'on' | 'off'
既定の設定: 'on'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際に ClockRatePipelining 設定を使用できます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
            'ClockRatePipelining','on')
  • hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

    hdlset_param('sfir_fixed','ClockRatePipelining','on')
    makehdl('sfir_fixed/symmetric_fir')

参考

DUT 出力端子のクロック レート パイプラインを許可

DUT 出力端子の場合、データ レートではなくクロック レートでパイプライン レジスタを挿入します。

設定

既定の設定: オフ

オン

DUT 出力端子に、クロック レートでパイプライン レジスタを挿入します。

オフ

DUT 出力端子に、データ レートでパイプライン レジスタを挿入します。

依存関係

このパラメーターを指定するときは、[クロック レート パイプライン] チェック ボックスを選択していることを確認します。

コマンド ライン情報

プロパティ: ClockRatePipelineOutputPorts
型: 文字ベクトル
値: 'on' | 'off'
既定の設定: 'off'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際に ClockRatePipelineOutputPorts 設定を使用できます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
            'ClockRatePipelineOutputPorts','on')
  • hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

    hdlset_param('sfir_fixed','ClockRatePipelineOutputPorts','on')
    makehdl('sfir_fixed/symmetric_fir')

参考