クロック設定とタイミングコントローラーの接尾辞

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このセクションには、[コンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成] 、 [グローバル設定] ペインにある [クロック設定] セクションのパラメーターが含まれます。これらのパラメーターを使用してクロック信号名、クロック入力数、アクティブなクロックエッジおよびクロックプロセスとタイミングコントローラーの接尾辞を指定します。

クロックの入力端子

生成された HDL コードにクロックの入力端子の名前を指定します。

設定

既定の設定: clk

生成された HDL コードにクロック信号名を文字ベクトルとして入力します。

生成されたエンティティ my_filter の場合、'filter_clock' をクロック信号名として指定すると、エンティティ宣言は次のコードの抜粋に示すようになります。

ENTITY my_filter IS
   PORT( filter_clock   :  IN  std_logic;
         clk_enable     :  IN  std_logic;
         reset          :  IN  std_logic;
         my_filter_in   :  IN  std_logic_vector (15 DOWNTO 0); -- sfix16_En15
         my_filter_out  :  OUT std_logic_vector (15 DOWNTO 0); -- sfix16_En15
         );
END my_filter;

VHDL^® または Verilog^® の予約語を指定すると、コードジェネレーターによって有効な VHDL または Verilog の識別子を形成する予約語接尾辞が付加されます。たとえば、予約語の signal を指定すると、その結果として名前の文字列は signal_rsvd となります。

コマンドライン情報

プロパティ: ClockInputPort

型: 文字ベクトル

値: ターゲット言語の有効な識別子

既定の設定: 'clk'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際にこのプロパティを指定できます。

hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。
```
hdlset_param('sfir_fixed','ClockInputPort','system_clk')
makehdl('sfir_fixed/symmetric_fir')
```

プロパティを引数として関数 makehdl に渡す。

makehdl('sfir_fixed/symmetric_fir','ClockInputPort','system_clk')

参考

makehdl

クロック入力

単一または複数のクロック入力の生成を指定します。

設定

既定の設定: Single

Single: DUT に対して単一のクロック入力を生成します。DUT がマルチレートの場合、入力クロックはマスタークロックレートであり、タイミングコントローラーは必要に応じて追加のクロックを生成するために合成されます。設計には単一のクロック信号を使用することをお勧めします。
複数: DUT 内の各 Simulink^® レートについて固有のクロックを生成します。生成されるタイミングコントローラーの数は DUT のコンテンツに依存します。複数のクロックを指定するオーバーサンプリング係数は 1 (既定) でなければなりません。

コマンドライン情報

プロパティ: ClockInputs

型: 文字ベクトル

値: 'Single' | 'Multiple'

既定の設定: 'Single'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。
```
hdlset_param('sfir_fixed','ClockInputs','Multiple')
makehdl('sfir_fixed/symmetric_fir')
```

プロパティを引数として関数 makehdl に渡す。

makehdl('sfir_fixed/symmetric_fir','ClockInputs','Multiple')

参考

クロックエッジ

生成された HDL コードで Verilog always ブロックまたは VHDL process ブロックをトリガーするアクティブなクロックエッジを指定します。

設定

既定の設定: 立ち上がり

立ち上がり: 立ち上がりエッジ (0 から 1 への遷移) が、アクティブなクロックエッジです。
立ち下がり: 立ち下がりエッジ (1 から 0 への遷移) が、アクティブなクロックエッジです。

コマンドライン情報

プロパティ: ClockEdge

型: 文字ベクトル

値: 'Rising' | 'Falling'

既定の設定: 'Rising'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。
```
hdlset_param('sfir_fixed','ClockEdge','Falling')
makehdl('sfir_fixed/symmetric_fir')
```
プロパティを引数として関数 makehdl に渡す。
```
makehdl('sfir_fixed/symmetric_fir','ClockEdge','Falling')
```

参考

クロックの process 文の接尾辞

文字ベクトルとして接尾辞を指定します。コードジェネレーターにより、この接尾辞が HDL クロックプロセス名に付加されます。

設定

既定の設定: _process

HDL Coder™ はレジスタ操作に process ブロックを使用します。これらの各ブロックのラベルは、レジスタ名と接尾辞 _process から派生されます。たとえば、コードジェネレーターによって、レジスタ名 delay_pipeline と既定の接尾辞 _process から、次のブロック宣言内にラベル delay_pipeline_process が派生します。

delay_pipeline_process : PROCESS (clk, reset)
BEGIN
  .
  .
  .

コマンドライン情報

プロパティ: ClockProcessPostfix

型: 文字ベクトル

既定の設定: '_process'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。

hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。
```
hdlset_param('sfir_fixed','ClockProcessPostfix','delay_postfix')
makehdl('sfir_fixed/symmetric_fir')
```

プロパティを引数として関数 makehdl に渡す。

makehdl('sfir_fixed/symmetric_fir','ClockProcessPostfix','delay_postfix')

参考

makehdl

タイミングコントローラーの接尾辞

文字ベクトルとして接尾辞を指定します。コードジェネレーターにより、この接尾辞がタイミングコントローラーの名前を形成する DUT 名に付加されます。

設定

既定の設定: '_tc'

設計で複数のレートを使用する場合、タイミングコントローラーファイルが生成されます。次に例を示します。

マルチレートモデルのコードが生成される場合。
面積と速度の最適化またはブロックアーキテクチャにローカルマルチレートが導入される場合。

タイミングコントローラーの名前は DUT の名前に基づいています。たとえば、DUT の名前が my_test の場合、既定では HDL Coder によって接尾辞 _tc が付与され、タイミングコントローラーの名前 my_test_tc が形成されます。

コマンドライン情報

プロパティ: TimingControllerPostfix

型: 文字ベクトル

既定の設定: '_tc'

このプロパティを設定するには、hdlset_param または makehdl を使用します。プロパティの値を表示するには、hdlget_param を使用します。