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カスタム IP コアの生成

スタンドアロン FPGA ボード、Speedgoat ボード、Xilinx® Zynq® -7000 プラットフォーム、または Intel® SoC デバイスに展開する HDL コードを含む HDL IP コアを生成します。

HDL ワークフロー アドバイザーで IP Core Generation ワークフローを使用することによって、HDL Coder™ は、IP コアを EDK プロジェクトに統合するための HDL ソース コードと C ヘッダー ファイルを含む IP コアを生成してから、ターゲット ハードウェアをプログラムできます。

クラス

すべて展開する

hdlcoder.BoardBoard registration object that describes SoC custom board
hdlcoder.WorkflowConfigConfigure HDL code generation and deployment workflows
hdlcoder.ReferenceDesignReference design registration object that describes SoC reference design

トピック

IP コアの生成

カスタム IP コアの生成

HDL ワークフロー アドバイザーを使用し、モデルまたはアルゴリズムからカスタム IP コアを生成できます。

カスタム IP コア レポート

既定では、カスタム IP コアの生成時に HTML カスタム IP コア レポートが生成されます。

マルチレートの IP コア生成

IP コア生成ワークフローで複数のサンプルレートを使用するさまざまな設計例について学習する。

ボードに依存しない HDL IP コアの Simulink モデルからの生成

HDL ワークフロー アドバイザーを開いて Simulink® モデルの IP Core Generation ワークフローを実行する際、汎用の Xilinx プラットフォームや汎用の Intel プラットフォームを指定できます。

MATLAB アルゴリズムからのボードに依存しない IP コアの生成

MATLAB® からボードに依存しない IP コアを生成する

複数の AXI4-Stream および AXI4 Master インターフェイスを使用した HDL IP コアの生成

DUT 端子を複数の AXI4-Stream、AXI4-Stream Video、および AXI4 Master インターフェイスにマッピングする方法を学習する。

プロセッサの同期と IP キャッシュ

プロセッサと FPGA の同期

HDL ワークフロー アドバイザーでは、次の場合にプロセッサと FPGA に対して [プロセッサ/FPGA 同期] モードを選択できます。

グローバル リセット信号の IP コア クロック領域への同期

HDL Coder がグローバル リセット信号を IP コア クロック領域に同期するためのロジックを自動的に挿入する方法を説明します。

リファレンス設計の合成を高速化するための IP キャッシュ

IP キャッシュを使用し、Out-Of-Context ワークフローを使用してリファレンス設計の合成時間を高速化します。

トラブルシューティング

IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決

Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミング エラーを解決します。

注目の例