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カスタム リファレンス設計

生成された IP コアをターゲット SoC デバイス、Speedgoat ボード、またはスタンドアロン FPGA ボードに統合するための独自のカスタム リファレンス設計を作成します。

MATLAB® で独自のカスタム リファレンス設計を作成し、HDL Coder™ を使用して IP コアをリファレンス設計に統合できます。

クラス

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hdlcoder.BoardBoard registration object that describes SoC custom board
hdlcoder.WorkflowConfigConfigure HDL code generation and deployment workflows
hdlcoder.ReferenceDesignReference design registration object that describes SoC reference design

関数

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socExportReferenceDesignExport custom reference design for HDL Workflow Advisor
addExternalIOInterfaceDefine external IO interface for board object
addExternalPortInterfaceDefine external port interface for board object
addInternalIOInterfaceAdd and define internal IO interface between generated IP core and existing IP cores
addAXI4MasterInterfaceAdd and define AXI4 Master interface
addAXI4SlaveInterfaceAdd and define AXI4 slave interface
addAXI4StreamInterfaceAdd AXI4-Stream interface
addAXI4StreamVideoInterfaceAdd AXI4-Stream Video interface
addClockInterfaceAdd clock and reset interface
addCustomEDKDesignSpecify Xilinx EDK MHS project file
addCustomQsysDesignSpecify Altera Qsys project file
addCustomVivadoDesignSpecify Xilinx Vivado exported block design Tcl file
addIPRepositoryInclude IP modules from your IP repository folder in your custom reference design
addParameterAdd and define custom parameters for your reference design
validateReferenceDesignCheck property values in reference design object
validateBoardCheck property values in board object
CallbackCustomProgrammingMethodFunction handle for custom callback function that gets executed during Program Target Device task in the Workflow Advisor
CustomizeReferenceDesignFcnFunction handle for callback function that gets executed before Set Target Interface task in the HDL Workflow Advisor
EmbeddedCoderSupportPackageSpecify whether to use an Embedded Coder support package
PostBuildBitstreamFcnFunction handle for callback function that gets executed after Build FPGA Bitstream task in the HDL Workflow Advisor
PostCreateProjectFcnFunction handle for callback function that gets executed after Create Project task in the HDL Workflow Advisor
PostSWInterfaceFcnFunction handle for custom callback function that gets executed after Generate Software Interface task in the HDL Workflow Advisor
PostTargetInterfaceFcnFunction handle for callback function that gets executed after Set Target Interface task in the HDL Workflow Advisor
PostTargetReferenceDesignFcnFunction handle for callback function that gets executed after Set Target Reference Design task in the HDL Workflow Advisor

トピック

ボードおよびリファレンス設計の登録システム

ボードおよびリファレンス設計の定義と登録のシステム。

カスタム ボードの登録

カスタム SoC ボードのインターフェイスと属性の定義ボードを定義すると、HDL ワークフロー アドバイザーの IP コアの生成ワークフローを使用して、それをターゲットとすることができます。

カスタム リファレンス設計の登録

カスタム SoC リファレンス設計のインターフェイスと属性を定義します。リファレンス設計を定義し登録すると、HDL ワークフロー アドバイザーの IP コアの生成ワークフローを使用して、それをターゲットとすることができます。

カスタム リファレンス設計のためのカスタム パラメーターおよびコールバック関数の定義

カスタム リファレンス設計のカスタム パラメーターおよびカスタムのコールバック関数の定義方法を学習します。

リファレンス設計のパラメーターに基づいたリファレンス設計の動的なカスタマイズ

CustomizeReferenceDesignFcn メソッドを使用して、リファレンス設計を動的にカスタマイズする方法を学習する。

カスタム リファレンス設計に対する IP リポジトリの定義と追加

IP リポジトリを作成し、カスタム リファレンス設計に対するリポジトリに IP モジュールを追加する方法を確認します。

リファレンス設計で複数の AXI Master インターフェイスを定義して DUT AXI4 スレーブ インターフェイスにアクセスする

カスタム リファレンス設計で複数の AXI Master インターフェイスを指定して HDL DUT IP AXI4 スレーブ インターフェイスにアクセスする方法について説明します。

複数の AXI4-Stream および AXI4 Master インターフェイスを使用した HDL IP コアの生成

DUT 端子を複数の AXI4-Stream、AXI4-Stream Video、および AXI4 Master インターフェイスにマッピングする方法を学習する。

Export Custom Reference Design from SoC Model (SoC Blockset)

Use the socExportReferenceDesign function to export a custom reference design from an SoC Blockset™ model.

関連情報

トラブルシューティング

IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決

Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミング エラーを解決します。

注目の例

Define Custom Board and Reference Design for Zynq Workflow

Define Custom Board and Reference Design for Zynq Workflow

Define and register a custom board and reference design in the Zynq® workflow.

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Define Custom Board and Reference Design for Intel SoC Workflow

Define Custom Board and Reference Design for Intel SoC Workflow

Define and register a custom board and reference design in the HDL Coder™ Intel SoC workflow.

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マスターのみまたはスレーブのみあるいはスレーブとマスター両方のリファレンス設計の動的な作成

マスターのみまたはスレーブのみあるいはスレーブとマスター両方のリファレンス設計の動的な作成

Illustrates how to customize the reference design dynamically by using a callback function based on the reference design parameter options. Also, this example shows how you can customize the number of AXI4-Stream interface channels in your reference design to be Only AXI4-Stream Master interface, Only AXI4-Stream Slave interface or both the interfaces.

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Zynq ボードのオーディオ システム用のリファレンス設計のオーサリング

Zynq ボードのオーディオ システム用のリファレンス設計のオーサリング

この例では、Zynq® ボードでオーディオ アルゴリズムを実行してオーディオ入出力にアクセスするリファレンス設計を作成する方法を示します。

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Authoring a Reference Design for Audio System on a ZYBO Board

Authoring a Reference Design for Audio System on a ZYBO Board

Build a reference design to run an audio algorithm and access audio input and output on ZYBO board.

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Authoring a Reference Design for Audio System on Intel Board

Authoring a Reference Design for Audio System on Intel Board

How to:

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Zynq ボードを使用したライブ オーディオ入力のオーディオ フィルターの実行

Zynq ボードを使用したライブ オーディオ入力のオーディオ フィルターの実行

この例では、オーディオ システムをモデル化し、オーディオ リファレンス設計を使用して Zynq® ボードに実装する方法を示します。

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ZedBoard での複数の AXI4-Stream チャネルを使用したオーディオ フィルターの実行

ZedBoard での複数の AXI4-Stream チャネルを使用したオーディオ フィルターの実行

ZedBoard で複数の AXI4-Stream チャネルを使用してオーディオ フィルターを実行する。

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Using JTAG MATLAB as AXI Master to control HDL Coder generated IP Core

Using JTAG MATLAB as AXI Master to control HDL Coder generated IP Core

Illustrates how to automatically insert the JTAG MATLAB as AXI Master IP into your reference design, and use MATLAB to prototype your HDL Coder generated FPGA IP Core.

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Export Custom Reference Design

Export Custom Reference Design

Export a custom reference design from an SoC model by using the Soc Blockset™ socExportReferenceDesign function. After creating the custom reference design, use the HDL Workflow Advisor tool from HDL Coder™ to integrate an IP core into the reference design.

HDL Coder ドキュメンテーション

サポート

Deploying 5G NR Wireless Communications on FPGAs: A Complete MATLAB and Simulink Workflow

Deploying 5G NR Wireless Communications on FPGAs: A Complete MATLAB and Simulink Workflow

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