Main Content

このページの翻訳は最新ではありません。ここをクリックして、英語の最新版を参照してください。

eq

2 つの fi オブジェクトの実際値が等しいかどうかの判定

構文

c = eq(a,b)
a == b

説明

c = eq(a,b) は、a または bfi オブジェクトであるときに、構文 a == b について呼び出されます。いずれかがスカラーでない場合は、a および b は同じ次元にする必要があります。スカラーは、任意のサイズの別のオブジェクトと比較できます。

a == b は、a および b を要素単位で比較し、関係が true の場合は 1 に設定された要素をもつ同じサイズの行列を返し、関係が false の場合は 0 に設定された要素をもつ同じサイズの行列を返します。

浮動小数点値を固定小数点値と比較する関係演算においては、この浮動小数点値は、最高精度のスケーリングを使用して fi オブジェクトと同じ語長と符号属性にキャストされます。

すべて折りたたむ

関数 isequal を使用して、2 つの fi オブジェクトに同じ実際値が設定されているかどうかを判別します。

a = fi(pi);
b = fi(pi, 1, 32);
a == b
ans = logical
   0

入力 a の語長は 16 ビットですが、入力 b の語長は 32 ビットです。2 つの fi オブジェクトは同じ実際値をもっていないため、関数 eq0 を返します。

double を fi オブジェクトと比較するときに、double は fi オブジェクトと同じ語長と符号属性にキャストされます。

a = fi(pi);
b = pi;
a == b
ans = logical
   1

関数 eq は、ba と同じ語長にキャストして、1 を返します。この動作により、関係演算は生成されたコードに浮動小数点値を導入せずに fi オブジェクトと浮動小数点定数の間で機能します。

拡張機能

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

バージョン履歴

R2006a より前に導入

参考

| | | | |