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IFFT HDL Optimized

逆フーリエ高速変換の計算と最適化された HDL コードの生成

• ライブラリ:

• DSP System Toolbox HDL Support / 変換

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説明

IFFT HDL Optimized ブロックは、スループットまたは領域のいずれかを最適化するために 2 種類のアーキテクチャを提供します。

• Streaming Radix 2^2 — このアーキテクチャは高スループット アプリケーションに使用します。このアーキテクチャでは、スカラーまたはベクトルの入力データをサポートします。ベクトル入力を使用して毎秒ギガサンプル (GSPS) のスループットを実現できます。

• Burst Radix 2 — このアーキテクチャは最小リソースの実装に使用し、特にサイズの大きい高速フーリエ変換 (FFT) で使用します。システムは集中データおよび高レイテンシを許容できなければなりません。このアーキテクチャでは、スカラーの入力データのみをサポートします。

IFFT HDL Optimized ブロックは実数または複素数を受け入れ、ハードウェア親和型の制御信号を提供します。オプションで出力フレームの制御信号も備えています。

端子

入力

data — 入力データ

実数値または複素数値のスカラーまたは列ベクトル

入力データ。実数値または複素数値のスカラーまたは列ベクトルとして指定します。ベクトル入力は [Streaming Radix 2^2] アーキテクチャでのみサポートされます。ベクトルのサイズは 1 から 64 までの範囲の 2 のべき乗で [FFT length] の値以下でなければなりません。

double および single の入力データはシミュレーションには使用できますが、HDL コード生成には使用できません。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point | single | double
複素数のサポート: あり

valid — 有効な入力データであることを示す

Boolean スカラー

この端子は入力データが有効であるかどうかを示します。入力の valid が true (1) の場合、ブロックは入力の data 端子で値を取得します。入力の valid が false (0) の場合、ブロックは入力の data のサンプルを無視します。

データ型: boolean

reset — リセット制御信号

Boolean スカラー

reset が true (1) の場合、ブロックは現在の計算を中止し、内部状態をすべてクリアします。reset が false (0) で入力の valid が true (1) の場合、ブロックは新しいフレームを開始します。

依存関係

この端子を有効にするには、[Enable reset input port] パラメーターを選択します。

データ型: boolean

出力

data — 周波数チャネル出力データ

実数値または複素数値のスカラーまたは列ベクトル

入力が固定小数点データ型でスケーリングが有効な場合、出力データ型は入力データ型と同じになります。入力が整数型でスケーリングが有効な場合、出力は入力整数と同じ語長の固定小数点型になります。出力順序は、既定の設定ではビット反転です。スケーリングが無効な場合、出力語長はオーバーフローを回避するように増加します。ベクトル入力およびベクトル出力は [Streaming Radix 2^2] アーキテクチャでのみサポートされます。詳細については、[Divide butterfly outputs by two] パラメーターを参照してください。

データ型: fixed point | double | single
複素数のサポート: あり

valid — 有効な出力データであることを示す

Boolean スカラー

この端子は出力の data が有効であることを示します。valid が true (1) の場合、ブロックは出力の data 端子で有効なデータを返します。valid が false (0) の場合、出力の data 端子の値は有効でありません。

データ型: boolean

ready — ブロックの準備ができていることを示す

Boolean スカラー

この端子はブロックで新しい入力サンプルのための準備ができていることを示します。ready が true (1) の場合、ブロックは次のタイム ステップの入力データを受け入れます。ready が false (0) の場合、ブロックは次のタイム ステップの入力データを無視します。

依存関係

この端子は [Architecture] パラメーターを [Burst Radix 2] に設定するとブロックに表示されます。

データ型: boolean

start — 出力データの最初の有効なサイクルを示す

Boolean スカラー

この端子を有効にすると、ブロックは出力データのフレームの最初の有効なサイクルで start の出力を true (1) に設定します。

依存関係

この端子を有効にするには、[Enable start output port] パラメーターを選択します。

データ型: boolean

end — 出力データの最後の有効なサイクルを示す

Boolean スカラー

この端子を有効にすると、ブロックは出力データのフレームの最後の有効なサイクルで end の出力を true (1) に設定します。

依存関係

この端子を有効にするには、[Enable end output port] パラメーターを選択します。

データ型: boolean

パラメーター

メイン

FFT length — 1 回の FFT 計算に使用するデータ点の数

1024 (既定値)

このパラメーターは 1 回の逆フーリエ高速変換 (IFFT) の計算に使用するデータ点の数を指定します。HDL コード生成に使用する場合、FFT 長は 2³ ～ 2¹⁶ の範囲の 2 のべき乗でなければなりません。

Architecture — アーキテクチャ タイプ

Streaming Radix 2^2 (既定値) | Burst Radix 2

このパラメーターはアーキテクチャのタイプを指定します。

• Streaming Radix 2^2 — この値は低レイテンシ アーキテクチャを指定する場合に選択します。このアーキテクチャ タイプでは、ベクトル入力を使用する場合に GSPS のスループットがサポートされます。

• Burst Radix 2 — この値は最小リソース アーキテクチャを指定する場合に選択します。このアーキテクチャ タイプでは、ベクトル入力はサポートされません。

HDL コード生成に使用する場合、FFT 長は 2³ ～ 2¹⁶ の範囲の 2 のべき乗でなければなりません。

これらのアーキテクチャの詳細については、Algorithmsを参照してください。

Complex Multiplication — HDL 実装

Use 4 multipliers and 2 adders (既定値) | Use 3 multipliers and 5 adders

このパラメーターは HDL 実装の複素数乗算器のタイプを指定します。各乗算が [Use 4 multipliers and 2 adders] か [Use 3 multipliers and 5 adders] のいずれかで実装されます。実装速度は使用する合成ツールやターゲット デバイスによって異なります。

Output in bit-reversed order — 出力データの順序

on (既定値) | off

このパラメーターは出力要素をビット反転した順序で返します。

このパラメーターを選択すると、出力要素がビット反転されます。出力要素を線形順に返すには、このパラメーターをオフにします。

IFFT アルゴリズムでは、入力とは逆の順序で出力を計算します。入力と同じ順序で出力を指定すると、アルゴリズムでは追加で反転演算を実行します。詳細は、Linear and Bit-Reversed Output Orderを参照してください。

Input in bit-reversed order — 入力データの想定順序

off (既定値) | on

このパラメーターを選択すると、ブロックは入力データの順序がビット反転されていると想定します。既定では、このチェック ボックスはオフになっており、入力は線形順であると想定されます。

IFFT アルゴリズムでは、入力とは逆の順序で出力を計算します。入力と同じ順序で出力を指定すると、アルゴリズムでは追加で反転演算を実行します。詳細は、Linear and Bit-Reversed Output Orderを参照してください。

Divide butterfly outputs by two — FFT スケーリング

on (既定値) | off

このパラメーターを選択すると、ブロックは各バタフライ乗算の出力を 2 で除算することによって全体の 1/N のスケール係数を実装します。この調整により、IFFT の出力の振幅範囲が入力と同じに維持されます。スケーリングを無効にすると、ブロックはオーバーフローを回避するために語長を各バタフライ乗算後に 1 ビットずつ増やします。ビット増加は、両方のアーキテクチャで同じです。

データ型

Rounding Method — 内部固定小数点計算の丸めモード

Floor (既定値) | Ceiling | Convergent | Nearest | Round | Zero

このパラメーターで内部固定小数点計算の丸めモードのタイプを選択できます。丸めモードの詳細については、丸め方法を参照してください。IFFT アルゴリズムが内部計算に固定小数点演算を使用するのは、入力のデータ型が整数または固定小数点のいずれかの型である場合です。このオプションは、入力の型が single または double の場合は適用されません。丸めは回転因子の乗算およびスケーリング演算に適用されます。

制御端子

Enable reset input port — オプションのリセット信号

off (既定値) | on

このパラメーターはリセット入力端子を有効にします。このパラメーターを選択すると、入力の reset 端子がブロック アイコンに表示されます。

Enable start output port — データの先頭を示すオプションの制御信号

off (既定値) | on

このパラメーターは出力データの先頭を示す端子を有効にします。このパラメーターを選択すると、出力の start 端子がブロック アイコンに表示されます。

Enable end output port — データの末尾を示すオプションの制御信号

off (既定値) | on

このパラメーターは出力データの末尾を示す端子を有効にします。このパラメーターを選択すると、出力の end 端子がブロック アイコンに表示されます。

モデルの例

FFT HDL Optimized ブロックの HDL コードの生成

FFT HDL Optimized ブロックと IFFT HDL Optimized ブロックおよび System object は、多くのアプリケーションのシミュレーションおよび HDL コード生成をサポートします。これらは異なるユース ケース用に最適化された 2 つのアーキテクチャを提供します。

スクリプトを開く

Automatic Delay Matching for the Latency of FFT HDL Optimized Block

Example of delay-matching alongside the FFT HDL Optimized block.

スクリプトを開く

アルゴリズム

Streaming Radix 2^2

Streaming Radix 2^2 アーキテクチャは、低レイテンシ アーキテクチャを実装します。FFT 方程式の因子分解とグループ化により、Streaming Radix 2 実装と比較してリソースの節約になります。アーキテクチャには log₄(N) の段階があります。各段階には、メモリ コントローラーを備える 2 つの単一パス遅延フィードバック (SDF) のバタフライが含まれます。ベクトル入力を使用すると各段階は少ない入力サンプル上で動作するため、一部の段階は SDF を使用せず単一バタフライに簡約されます。

最初の SDF 段階は通常のバタフライです。2 番目の段階で最初の段階の出力が –j で乗算されます。ハードウェアの乗算器を回避するために、ブロックは入力の実数部と虚数部を入れ替え、結果の出力の虚数部を再度入れ替えます。各段階は、回転因子の乗算の結果を入力語長に丸めます。回転因子は整数ビットが 2 つで、残りのビットは小数ビットに使用されます。回転因子のビット幅は入力データ WL と同じです。回転因子は 2 つの整数ビットと WL-2 個の小数ビットで構成されます。

スケーリングを有効にすると、アルゴリズムは各バタフライ段階を 2 で除算します。各段階でスケーリングを行うとオーバーフローが回避され、語長が入力と同じになり、全体のスケール係数は 1/N になります。スケーリングが無効な場合、アルゴリズムはオーバーフローを回避するために語長を各段階で 1 ビットずつ増やします。次の図は各段階のバタフライと内部語長を示しますが、メモリは含まれません。

Burst Radix 2

Burst Radix 2 アーキテクチャは、1 つの複素バタフライ乗算器を使用して FFT を実装します。アルゴリズムは入力フレーム全体を格納するまで開始できません。また、計算が完了するまで次のフレームを受け取ることができません。アルゴリズムで新しいデータのための準備ができると、出力の ready 端子で示されます。次の図は、パイプライン レジスタを使用したバースト アーキテクチャを示します。

制御信号

入力の valid 端子が 1 の場合、アルゴリズムは入力データのみを処理します。出力データは出力の valid 端子が 1 の場合にのみ有効です。

オプションの reset 入力端子が 1 の場合、アルゴリズムは現在の計算を中止し、内部状態をすべてクリアします。reset 端子が 0 の場合は、アルゴリズムは新しい計算を開始し、入力の valid 端子で新しいフレームが開始されます。

タイミング ダイアグラム

次の図は、連続するスカラー入力データに対する入力と出力の valid 端子の値を示しています。アーキテクチャは Streaming Radix 2^2、FFT 長は 1024、ベクトル サイズは 16 です。

この図には、フレーム境界を示すオプションの start 端子と end 端子の値も示してあります。start 端子を有効にすると、start 端子の値によってフレームの最初の有効な出力で 1 サイクルのパルスが出力されます。end 端子を有効にすると、start 端子の値によってフレームの最後の有効な出力で 1 サイクルのパルスが出力されます。

連続する入力フレームを適用する場合は、出力も初期のレイテンシの後は連続になります。

入力の valid 端子は不連続でもかまいません。入力の valid 端子を伴うデータは到着と同時に処理され、フレームがいっぱいになるまで結果のデータが格納されます。次に、アルゴリズムは N ([FFT length]) サイクルのフレームで連続する出力サンプルを返します。次の図は、不連続の入力と連続する出力を示しています。FFT 長は 512 で、ベクトル サイズは 16 です。

バースト アーキテクチャを使用すると、メモリ領域が利用可能になるまで入力データの次のフレームを提供できません。アルゴリズムで新しい入力データを受け入れ可能になると、ready 端子で示されます。

レイテンシ

レイテンシは [FFT length] と入力ベクトル サイズによって変化します。モデルを更新すると、ブロック アイコンにレイテンシが表示されます。入力が連続しているものとして、最初の有効な入力から最初の有効な出力までのサイクルの数がレイテンシとして表示されます。このレイテンシをプログラムによって取得する場合は、Automatic Delay Matching for the Latency of FFT HDL Optimized Blockを参照してください。

連続する入力を使用するバースト アーキテクチャを使用するときに、設計で入力の valid のアサートを解除する前に ready が 0 を出力するまで待機する場合は、データのサイクルが 1 つ余分に入力に到着します。このデータ サンプルは、次のフレームの最初のサンプルです。アルゴリズムは現在のフレームを処理している間 1 つのサンプルを保存できます。サンプルが 1 つ先行するため、その後のフレームの観測されるレイテンシ (入力の valid から出力の valid) は、報告されるレイテンシより 1 サイクル分短くなります。レイテンシは、入力の valid が 1 になる最初のサイクルから出力の valid が 1 になる最初のサイクルまでで測定されます。ready 端子が 0 になってから出力の valid 端子が 1 になるまでのサイクル数は常に latency – FFTLength です。

パフォーマンス

以下のリソースとパフォーマンスのデータは、Xilinx^® Virtex^®-6 (XC6VLX75T-1FF484) FPGA を対象として生成された HDL からの合成結果です。以下の表に示す例の構成は次のとおりです。

• 1024 の FFT 長 (既定)

• 4 つの乗算器と 2 つの加算器を使用する複素数乗算

• 有効な出力スケーリング

• 自然な順序の入力、ビット反転した出力

• 16 ビットの複素数入力データ

• 最小化されたクロック イネーブル (HDL Coder™ のパラメーター)

合成された HDL コードのパフォーマンスは、ターゲットや合成のオプションによって変わります。たとえば、既定のビット反転された出力よりも自然な順序の出力への並べ替えの方がより多くの RAM を使用し、実数入力の方が複素数入力よりも少なく使用します。

スカラー入力の基数 2^2 の構成では、設計におけるクロック周波数は 326 MHz になります。レイテンシは 1116 サイクルです。この設計で使用されるリソースは次のとおりです。

リソース	使用される数
LUT	4597
FFS	5353
Xilinx LogiCORE® DSP48	12
ブロック RAM (16K)	6

基数 2^2 の同じ実装をベクトル化して 16 ビットの 2 つの入力サンプルを並行して処理する場合、設計におけるクロック周波数は 316 MHz になります。レイテンシは 600 サイクルです。この設計で使用されるリソースは次のとおりです。

リソース	使用される数
LUT	7653
FFS	9322
Xilinx LogiCORE DSP48	24
ブロック RAM (16K)	8

このブロックは Burst Radix 2 アーキテクチャを実装する場合にのみスカラー入力データをサポートします。バースト設計のクロック周波数は 309 MHz になります。レイテンシは 5811 サイクルです。この設計で使用されるリソースは次のとおりです。

リソース	使用される数
LUT	971
FFS	1254
Xilinx LogiCORE DSP48	3
ブロック RAM (16K)	6

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

このブロックは、Simulink^® のアクセラレータおよびラピッド アクセラレータ モードについて、および DPI コンポーネントの生成について、C/C++ コード生成をサポートします。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder は、HDL の実装および合成ロジックに影響を与える、追加の構成オプションを提供します。

HDL のアーキテクチャ

このブロックは 1 つの既定の HDL アーキテクチャをもっています。

HDL のブロック プロパティ

ConstrainedOutputPipeline	設計内で既存の遅延を移動することによって出力に配置するレジスタの数。分散型パイプラインは、これらのレジスタを再分散しません。既定の設定は 0 です。詳細は、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成コードに挿入する入力パイプライン ステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は 0 です。詳細は、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成コードに挿入する出力パイプライン ステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は 0 です。詳細は、OutputPipeline (HDL Coder)を参照してください。

制限

• Enabled Subsystem 内に State Control ブロックがある IFFT HDL Optimized ブロックを使用する場合、オプションのリセット端子はサポートされていません。このようなサブシステムで IFFT HDL Optimized ブロックのリセット端子を有効にした場合、ブロック線図の更新でモデルにエラーが発生します。

参考

ブロック

• FFT HDL Optimized | IFFT

System object

• dsp.HDLIFFT

R2014a で導入