MathWorks、FPGAおよびASICに実装するビジョンシステムの設計を自動化

Vision HDL Toolbox、最大8K解像度のフレームサイズと高フレームレートビデオ向けに FPGA上で動作確認済みのコードを自動的に生成

Natick, Massachusetts, United States - (2020年2月26日)

MathWorks は、MATLABおよびSimulink製品ファミリーのRelease 2019bが発表されたことを受け、Vision HDL Toolboxが FPGA で高フレームレート (HFR) ビデオと高解像度ビデオを処理する、ネイティブなマルチピクセル ストリーミングに対応することを発表しました。ビデオ、画像処理、FPGA設計のエンジニアはVision HDL Toolboxを使用することで、4Kまたは 8K のビデオと 240fps 以上の解像度のビデオを処理する際に、動作と実装のトレードオフの探索とシミュレーションを高速化できます。

産業用検査、医療用画像処理、インテリジェンス、監視、探査 (ISR)のようなアプリケーションの高解像度ビデオとHFRビデオをリアルタイムで処理するFPGAの設計には、スループット、リソース使用量、消費電力に対する厳しい目標を達成する必要があります。Vision HDL Toolboxは、4ピクセルまたは8ピクセルを並列処理できるブロックを提供します。その基礎となるハードウェア実装は自動的に更新され、指定された並列性によるシミュレーションおよびコード生成をサポートします。この機能は、ハードウェアエンジニアが画像および動画処理のエンジニアと協力して、画像処理ハードウェアの動作を高度な抽象化で探索およびシミュレーションをするのに役立ちます。また、HDL Coder をこの設計ワークフローに追加することで、エンジニアは検証済み高位モデルから直接、合成可能でターゲット依存しない最適化されたVHDLまたはVerilogコードを生成できます。

MathWorksのPrincipal Product Marketing ManagerのJack Ericksonは次のように述べています。「FPGA、ASICおよびSoCデバイスに画像処理アルゴリズムを実装するには、スループットとリソース使用量の間で巧みにトレードオフを行う必要がありますが、4K、8K、および高フレームレートビデオにより、このトレードオフはさらに難しくなっています。最適解を模索し、高抽象度のシミュレーションを行うことで、エンジニアはレジスタ転送レベル (RTL) に取り組む前に、より迅速にアーキテクチャ設計を収束させるのに役立ちます。Vision HDL Toolboxとそのネイティブなクロックベースのマルチピクセル処理は、エンジニアが要件を満たすハードウェアに対応したアルゴリズムの開発に集中できるように、すべての詳細設定を自動的に実装します。」

Vision HDL Toolboxには、ビジョンシステムをFPGA、ASICおよびSoCデバイスをターゲットとして設計、実装するためのピクセル・ストリーミング・アルゴリズムが用意されています。このツールボックスには、様々な種類のインターフェイス、フレームサイズ、フレームレートをサポートする設計フレームワークも用意されています。ツールボックスのビデオおよび画像処理アルゴリズムは、遅延、制御信号、ラインバッファーを含むハードウェア実装をモデル化します。

ツールボックスが提供するこのアルゴリズムは、HDL Coderを使用して、可読性のある合成可能なVHDLおよびVerilogコードを生成するように設計されています。生成されたHDLコードは、最大 8K 解像度のフレームサイズとHFRビデオについて、FPGA上で動作確認済みです。

Vision HDL Toolbox R2019bはすでに提供されています。詳細については、https://jp.mathworks.com/products/vision-hdl.htmlをご覧ください。

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