FPGA/ASICの開発効率を向上するHDL Coder基本機能体験会

概要

高速モータ/インバータ制御、ソフトウェア無線通信システム、画像認識システムなど、様々なアプリケーションの開発を効率化するために使用されているHDL Coderは、システムレベルのシミュレーションを通してFPGA/ASIC設計することで、設計効率を向上することができるツールです。

本ワークショップは、実際にPCでHDL Coderの最新機能を使って操作体験することで、Simulinkモデル作成からHDL生成・検証までの基本的なモデルベースデザインのワークフローをご理解いただき、ご導入可否の判断にお役立ていただくことができる体験会です。

HDL Coderによる開発では次のような利点があります。

  • シミュレーションによる機能検証で品質向上
  • ブロック線図により設計資産の再利用性向上と、コード生成レポートによりトレーサビリティ向上
  • コード記述及びテストベンチ生成の工数削減

詳しくは機能紹介ビデオをご覧ください。
https://www.mathworks.com/videos/series/fpgaasic-implementation-102284.html

ハイライト

  • HDL生成のための設定と手順
  • HDL生成に対応したSimulinkモデルの作成と例
  • 固定小数点化とシミュレーション
  • 最適化(リソース共有、パイプライン)機能
  • 等価性検証および検証の高速化
  • 論理合成ツール(Intel Quartus/Xilinx Vivado)との連携

参加対象者

HDL Coder未導入で、今後導入を検討されている方

  • HDL Coderを導入済の方は2/25に開催の活用相談会トレーニング(有償)にお申し込みください。
  • 定員等の都合により、参加をお断りする場合があります。あらかじめご了承ください。

講演者について

MathWorks Japan アプリケーションエンジニア 松本充史

アジェンダ

時間 タイトル
13:00 受付開始
13:30 セミナー開始
17:30 セミナー終了~Q&A

満席につき受付終了