Bit Reduce

入力信号のすべてのビットをシングルビットにする AND、OR、または XOR ビットリダクション

ライブラリ:
HDL Coder / Logic and Bit Operations

説明

Bit Reduce ブロックは、入力信号のすべてのビットについて、選択されたビットリダクション演算 (AND、OR、または XOR) を実行してシングルビットの結果を返します。

ビットリダクション演算を実行する入力信号。

ビット削減された出力信号。

データ型: ufix1

リダクション演算を指定します。

ブロックパラメーター: mode

型: string スカラー | 文字ベクトル

値: "AND" | "OR" | "XOR"

既定の設定: 'AND'

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipelineを参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipelineを参照してください。