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To VCD File

値変更ダンプ (VCD) ファイルを生成する

ライブラリ:
HDL Verifier / For Use with Cadence Xcelium
HDL Verifier / For Use with Mentor Graphics ModelSim
HDL Verifier / For Use with Xilinx Vivado Simulator

説明

To VCD Fileブロックは、入力ポートへの変更を記録する VCD ファイルを生成します。デザイン検証中に次の方法で VCD ファイルを使用できます。

同じまたは異なるシミュレータ環境を使用して、複数のシミュレーション実行の結果を比較します。
シミュレーション後の分析ツールに入力を提供します。
既存のデザインの領域を新しいデザインに移植します。

次のパラメーターを指定できます。

生成された VCD ファイルの名前
ブロック入力ポート数
Simulink^®サンプル時間を HDL シミュレーターティックに関連付けるタイムスケール

VCD ファイルは、大規模なデザインやシミュレーションの実行が長い小規模なデザインでは大きくなる可能性があります。生成された VCD ファイルでサポートされる信号の最大数は 1000 です。

To VCD Fileブロックは、ノーマル、アクセラレータ、またはラピッドアクセラレータのシミュレーションモードで実行されているモデルで使用できます。To VCD Fileパラメーターは、どのシミュレーションモードでも調整できません。これらのモードの詳細については、「アクセラレータモードの動作 (Simulink) 」を参照してください。

To VCD Fileブロックは、Simulinkビューアーおよびジェネレーターマネージャーに統合されています。マネージャーを使用して VCD ブロックをモデルに追加すると、VCD ファイルに表示される信号名が指定したものと異なる場合があります。シミュレーション後、VCD ファイルを開いて信号名を確認します。指定した信号名が見つからない場合は、 In_1などの自動信号名を探します。HDL Verifier™ライブラリから直接 VCD ブロックを使用すると、信号名は正しく一致します。

VCD ファイル形式

生成された VCD ファイルの形式は、IEEE^® Std 1364-2001 に準拠しています。表ではフォーマットについて説明します。

VCD ファイルの内容	説明
$date 23-Sep-2003 14:38:11 $end	ファイルが生成された日時。
$version HDL Verifier version 1.0 $ end	ファイルを生成したTo VCD Fileブロックのバージョン。
$timescale 1 ns $ end	シミュレーション中に使用されるタイムスケール。
$scope module manchestermodel $end	ダンプされるモジュールのスコープ。
$var wire 1 ! Original Data [0] $end $var wire 1 " Recovered Clock [0] $end $var wire 1 # Recovered Data [0] $end $var wire 1 $ Data Validity [0] $end	変数の定義。各定義は、信号を文字識別コード (シンボル) に関連付けます。シンボルは、 `!`から`~`までの ASCII 文字セットの印刷可能文字から派生しています。変数の定義には、変数のタイプ (ワイヤー) とビット単位のサイズも含まれます。
$upscope $end	HDL デザイン階層の次に高いレベルへの変更をマークします。
$enddefinitions $end	ヘッダーと定義セクションの終わりをマークします。
#0	シミュレーションの開始時間。
$dumpvars 0! 0" 0# $end	時間 0 におけるすべての定義済み変数の値をリストします。
#630 1!	ログ値の開始点は、シミュレーション時間の増分ごとに行われる変数値のチェックによって変化します。このエントリは、63 ナノ秒で信号`Original Data` の値が 0 から 1 に変化したことを示します。
. . . #1160 1#	116 ナノ秒で、信号`Recovered Data`と`Data Validity`の値が 0 から 1 に変化しました。
$dumpoff x! x" x# x$ $end	すべての変数の値を値`x`としてダンプすることで、ファイルの終わりをマークします。

VCD ファイルデータの表示

VCD ファイルデータをグラフィカルに表示したり、後処理ツールを使用してデータを分析したりできます。たとえば、 ModelSim^® vcd2wlfツールは、VCD ファイルをWLFファイルに変換し、 ModelSimで表示できます。 waveウィンドウ。後処理の他の例には、設計階層の特定のセクションに関連するデータ、または特定の時間間隔中に生成されたデータの抽出が含まれます。

制限

To VCD Fileブロックをラピッドアクセラレータモードで使用する場合、ブロックはマルチレート入力をサポートしません。レート遷移ブロックを使用して、単一のデータレートを確保できます。
To VCD Fileブロックはフレーム化された信号をサポートしません。

端子

Number of input portsを使用して、ログに記録する信号の数を指定します。ブロックには出力ポートがありません。

入力

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Port_1, Port_2, ..., Port_N — VCD ファイルにログを記録する信号
スカラー | ベクトル | 行列

多次元信号は、VCD ファイル内で 1 次元ベクトルに平坦化されます。

パラメーター

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VCD file name — 生成された VCD ファイルの名前
string

生成された VCD ファイルの名前。ファイル名のみを指定した場合、 Simulink はファイルを現在のMATLAB^®フォルダーに配置します。生成されたファイルを別の場所に配置するには、完全なパス名を指定します。複数のTo VCD Fileブロックに同じ名前を指定すると、 Simulink は各インスタンスを一意に識別するために数値接尾辞を自動的に追加します。

メモ

生成されたファイルを.vcdファイル拡張子で保存するには、それを明示的に指定する必要があります。

Number of input ports — ログに記録する入力信号の数
整数

データをログに記録する入力信号の数。このブロックは最大 1000 個の信号をログに記録でき、各信号は VCD ファイル内の固有のシンボルにマップされます。1000 を超える信号をサポートするには、複数のTo VCD Fileブロックをインスタンス化します。

場合によっては、単一の入力ポートが複数のシンボルにマップされます。この複数のマッピングは、入力ポートが多次元信号を受信したときに発生します。VCD 仕様には多次元信号が含まれていないため、 Simulink はファイル内の信号を 1 次元ベクトルに平坦化します。

Timescale — Simulinkと HDL シミュレーターのタイミング関係
整数と時間の単位

タイミング関係。TG Simulink時間の 1 秒と HDL シミュレータ時間の一定量の間の対応として定義されます。この量の HDL シミュレータ時間は、次のいずれかの方法で表現できます。

「相対的」な用語、つまり、HDL シミュレータのティック数として。この場合、協調シミュレーションは、タイミングモードのデフォルトである相対タイミングモードで動作します。
相対モードを使用するには、 1 second in Simulink corresponds to {value} {unit} in the HDL simulatorパラメーターで、単位をTickに設定し、値を必要なティック数に設定します。デフォルト値は 1 ティックです。
ミリ秒やナノ秒などの「絶対」単位。この場合、協調シミュレーションは「絶対タイミングモード」で動作します。
絶対モードを使用するには、 1 second in Simulink corresponds to {value} {unit} in the HDL simulatorパラメーターで、解像度単位の数と単位の種類 (fs、 ps、 ns、 us、 ms、 s)。次に、 1 HDL Tick is defined asパラメーターで、HDL シミュレータティックの値を1、 10、または100に設定します。をクリックし、解像度単位を選択します。

拡張機能

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL アーキテクチャ

このブロックは、HDL コードを生成するサブシステムでのシミュレーションの可視化に使用できますが、ハードウェア実装には含まれません。

バージョン履歴

R2008a で導入

To VCD File