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FPGAインザループウィザード

既存の HDL ファイルから FPGA インザループ (FIL) ブロックまたはSystem objectを生成

説明

FPGA インザループ (FIL) を使用すると、 Simulink^®またはTG MATLAB^®シミュレーションを実行できます。 Xilinx^®、マイクロチップ、またはAltera^® FPGA ボード。

シミュレータとボード間のこのリンクにより、次のことが可能になります。

• HDL 実装をSimulinkまたはMATLABのアルゴリズムに対して直接検証します。

• SimulinkまたはMATLABのデータとテスト シナリオを FPGA 上の HDL デザインに適用します。

• 既存の HDL コードをSimulinkまたはMATLABで開発中のモデルと統合します。

FPGAインザループウィザード アプリを開く

• Simulink ツールストリップ: 「Apps」タブの「Verification, Validation and Test」の下で、 「HDL Verifier」アイコンをクリックします。左側のペインでFPGA-in-the-Loop (FIL)を選択し、 Import HDL Filesをクリックします。

• MATLAB コマンド プロンプト: 「filWizard」と入力します。FPGA デバイスを使用したシミュレーション用の FIL ブロックを作成するための HDL コードとすべての関連情報を提供します。

例

• FILウィザードによるブロック生成
• FIL ウィザードによるシステム オブジェクトの生成

プログラムでの使用

filWizard(filename)

filWizard(filename) は、前のセッションの構成ファイルを使用して FIL ウィザードを再起動します。各 FIL ウィザード セッションの終了時に、ツールはセッション情報を含む MAT ファイルを保存します。この MAT ファイルを使用して、後でセッションを復元できます。

バージョン履歴

R2012b で導入

参考

トピック

• FPGAインザループシミュレーション
• FPGA-in-the-Loop シミュレーションのワークフロー