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HDL Verifier 製品の説明

HDL シミュレータと FPGA ボードを使用してVerilogとVHDLをテストおよび検証する

HDL Verifier™と、 FPGA、ASIC、および SoC のVHDL^®およびVerilog^®デザインをテストおよび検証できます。MATLAB^® Simulink^®またはTGとのコシミュレーションを使用して、 Siemens^®またはQuesta^®で実行されるテストベンチで RTL を検証できます。 ModelSim^®、 Cadence^® Xcelium™、およびXilinx^® Vivado^®シミュレータ。これらの同じテストベンチを FPGA 開発ボードで再利用して、ハードウェア実装を検証できます。

HDL Verifier は、 RTL テストベンチおよび完全な Universal Verification Methodology (UVM) 環境用の SystemVerilog 検証モデルを生成します。これらのモデルは、 Questa、 Xcelium、 Vivadoシミュレータ、およびSynopsys^®シミュレータでネイティブに実行されます。 SystemVerilog ダイレクト プログラミング インターフェイス (DPI) 経由の VCS。

HDL Verifier は、 Xilinx、 Intel^®、およびMATLABのマイクロチップ ボードの実装をデバッグおよびテストするためのツールを提供します。 。デザインにプローブを挿入し、トリガー条件を設定して内部信号をMATLABにアップロードして、視覚化と分析を行うことができます。