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FPGA インザループ

実際のハードウェアで設計をテストする

シミュレーターとボードの間に FPGA インザループ リンクを作成すると、次のことが可能になります。

  • HDL 実装をSimulink®またはMATLAB®のアルゴリズムに対して直接検証します。

  • SimulinkまたはMATLABのデータとテスト シナリオを FPGA 上の HDL デザインに適用します。

  • 既存の HDL コードをSimulinkまたはMATLABで開発中のモデルと統合します。

FPGA インザループ (FIL) シミュレーションを使用する前に、ボードのサポート パッケージをダウンロードする必要があります。FPGAボードサポートパッケージをダウンロードを参照してください。あるいは、FIL シミュレーションで使用するカスタム ボード定義ファイルを手動で作成することもできます。FPGA ボードのカスタマイズを参照してください。

ボード サポート パッケージをダウンロードした後、シミュレーション ワークフローを選択します。FPGA-in-the-Loop シミュレーションのワークフローを参照してください。FIL シミュレーションの仕組みについては、 FPGAインザループシミュレーションを参照してください。

アプリ

HDL 検証アーティファクトを生成し、 Simulinkサブシステムからの検証ワークフローに従います。 (R2020b 以降)
既存の HDL ファイルから FPGA インザループ (FIL) ブロックまたはSystem objectを生成
遷移と状態を経時的に可視化、測定、解析します

オブジェクト

hdlverifier.FILSimulation MATLABによる FIL シミュレーション

関数

filProgramFPGAプログラミングファイルをFPGAにロード
programFPGA FILSimulationシステム オブジェクトに関連付けられたプログラミング ファイルを FPGA にロードします

ブロック

FIL SimulationSimulinkから FPGA ハードウェアで HDL コードをシミュレート

トピック

概要

  • FPGA-in-the-Loop シミュレーションのワークフロー
    ブロックの生成とSystem object™のどちらを生成するかを選択し、FIL ウィザードと HDL ワークフロー アドバイザーのどちらを使用するかを決定します。
  • FPGAインザループシミュレーション
    FPGA インザループ (FIL) シミュレーションSimulinkまたはMATLABソフトウェアを使用して、既存の HDL コードに対して実際のハードウェアでデザインをテストする機能が提供されます。

FIL の要件と準備

従来のコードから FIL インターフェイスを生成

MATLABコードから FIL System オブジェクトを生成 ( HDL Coderライセンスが必要)

Simulinkモデルから FIL ブロックを生成 ( HDL Coderライセンスが必要)

トラブルシューティング

FIL のトラブルシューティング

一般的なエラー メッセージと問題を修正しました。