Simulinkサブシステムの DPI 生成

この例では、SystemVerilog DPI-C コンポーネント生成を使用して動作テストベンチを構築する方法を示します。このテストベンチは、64-QAM 送信機および受信機の合成可能な HDL コードの検証に使用されます。

Simulates a continuous-time linear equalizer (CTLE) in several design domains, while keeping the underlying models in synchronization through tool automation. The Simulink® architectural model acts as a high-level specification of the desired analog circuit behavior. Using HDL Verifier™, export the standalone CTLE model into a SystemVerilog behavioral model. The exported model enables early digital control development for analog calibration before you design the analog circuit. A circuit implementation of the CTLE is characterized (offline) using analog simulations. The characterization results are then fed back into the architectural model. This converts the specification-based Simulink model into a circuit-representative model. Both specification and circuit-representative models of the CTLE are provided as part of this example. Use HDL Verifier to regenerate the SystemVerilog behavioral model. This model can be used for mixed-signal validation; turning the specification-based SystemVerilog model into a circuit-representative SystemVerilog model. This automation keeps the architectural, behavioral, and circuit models in synchronicity.

Demonstrates a workflow to simulate a continuous-time linear equalizer (CTLE) in several design domains, while keeping the underlying models in synchronization through tool automation.

この例では、 Mixed-Signal Blockset™のタイム インターリーブ アナログ - デジタル コンバーター (ADC) を使用して、不一致のインターリーブ ADC パス用のオフセットおよびゲインの校正エンジンを開発する方法を示します。IBIS-AMI エクスポート用のタイムインターリーブ ADC のアーキテクチャ表現については、 ADC IBIS-AMI Model Based on COM (SerDes Toolbox)およびArchitectural 112G PAM4 ADC-Based SerDes Model (SerDes Toolbox)の例を参照してください。

この例では、DPI コンポーネントの SystemVerilog インターフェイスでビットまたはロジック ベクトル データ型を生成する方法を示します。この機能は、DPI コンポーネントをテストベンチに統合するためにポートの正確な幅が重要である場合に役立ちます。

この例では、SystemVerilog DPI コンポーネント生成プロセスで生成された SystemVerilog コードをカスタマイズする方法を示します。

この例では、 Simulink®モデルのアサーションからネイティブ SystemVerilog アサーションを生成する方法を示します。この機能は、 Simulinkと HDL テスト環境で同じアサーション動作が必要な場合に役立ちます。

この例では、モデル シミュレーションを使用してプロジェクター制御システムをテストする方法と、Test Sequence ブロックで指定されたコントローラーの高レベル要件の一部に対して SystemVerilog DPI コンポーネントを生成する方法を示します。これにより、モデル シミュレーションに使用される要件検証を最小限の労力で HDL シミュレーターで再利用できるようになります。

この例では、SystemVerilog DPI コンポーネントを使用して、HDL 環境で 5G ワイヤレス アプリケーションを検証する方法を示します。

この例では、 HDL Verifier™ソフトウェアを使用して、 Simulink®モデルから再利用可能な検証コンポーネントを SystemVerilog DPI コンポーネントとして生成する方法を示します。MATLAB-to-UVMF (mtlb2uvmf) ワークフローを使用して、Universal Verification Methodology (UVM) テストベンチを迅速に作成します。mtlb2uvmf ワークフローの詳細については、 MathWorks® IntegrationのSiemens Verification Academyを参照してください。