Main Content

このページは前リリースの情報です。該当の英語のページはこのリリースで削除されています。

HDL Verifier ブロック - アルファベット順

AssertionSimulinkアサーションから SystemVerilog アサーションを生成
AXI Manager ReadSimulinkから FPGA ボード上のメモリ位置を読み取ります (R2019b 以降)
AXI Manager WriteSimulinkから FPGA ボードにメモリ位置を書き込みます (R2019b 以降)
FIL SimulationSimulinkから FPGA ハードウェアで HDL コードをシミュレート
FPGA Data ReaderライブFPGAからSimulinkモデルにデータをキャプチャします
HDL Cosimulation Simulinkを HDL シミュレータに接続して HDL 設計をコシミュレーションする
Sequence FeedbackUVM テストベンチ モデルのスコアボードとシーケンスの間を接続する (R2023a 以降)
To VCD File値変更ダンプ (VCD) ファイルを生成する