HDL コード生成

MATLAB^® および Simulink^® からの HDL コードの生成

FPGA または ASIC で DSP 設計を実装するには、HDL Coder™ または Filter Design HDL Coder™ を使用します。どちらの製品も、合成可能で移植可能な VHDL^® や Verilog^® のコードを生成し、生成されたコードのシミュレーションやテスト、検証をすばやく行うための VHDL や Verilog のテストベンチも生成します。

HDL Coder — Simulink や MATLAB の設計からコードを生成します。DSP System Toolbox™ と DSP HDL Toolbox でサポートされているブロックには、フィルター、数学演算、信号処理のほか、FFT (DSP HDL Toolbox)、Discrete FIR Filter (DSP HDL Toolbox)、NCO (DSP HDL Toolbox) の各ブロックなど、リソースの使用とパフォーマンスについて最適化されたアルゴリズムが含まれています。HDL Coder を使用して HDL コードを生成する方法の基本的な例については、プログラミング可能な FPGA 用 FIR フィルターを参照してください。DSP HDL Toolbox™ の概要については、Implement FFT Algorithm for FPGA (DSP HDL Toolbox)を参照してください。
Filter Design HDL Coder — MATLAB のフィルター設計からコードを生成します。コードおよびテストベンチの生成機能には、[HDL を生成] ユーザーインターフェイスまたはコマンドラインオプションを使用してアクセスできます。これらの機能はフィルターデザイナーアプリにも統合されています。Filter Design HDL Coder を使用して HDL コードを生成する方法の例については、HDL Butterworth Filter (Filter Design HDL Coder)を参照してください。

Simulink または MATLAB で設計をデバッグするには、ロジックアナライザーの波形ビューアーを使用します。

Simulink 可視化ツール

ロジックアナライザー

時間の経過に沿った遷移と状態の可視化、測定および解析

トピック

HDL コード生成をサポートするブロックの検索
Simulink ライブラリブラウザーおよびドキュメンテーション内で、HDL コード生成をサポートするブロックを検索。
High-Throughput HDL Algorithms (DSP HDL Toolbox)
Choose a block that supports frame-based processing for HDL code generation.
HDL Filter Architectures
HDL code generation parameters to control speed and area tradeoffs in filter architectures.
Subsystem Optimizations for Filters
Select resource sharing and pipeline optimization options.
Visualizing Multiple Signals Using Logic Analyzer
Visualize multiple signals of a programmable FIR filter by using a logic analyzer. For more information on the model used in this example and how to generate HDL code from the model, see プログラミング可能な FPGA 用 FIR フィルター.
Generate HDL Code for Filter System Objects (Filter Design HDL Coder)
Learn about the specifics of HDL code generation from filter System objects.

注目の例

プログラミング可能な FPGA 用 FIR フィルター

この例では、プログラミング可能なハードウェア用 FIR フィルターの実装方法を示します。メモリ形式のインターフェイスを使用して係数を内部レジスタに読み込むことで、必要とされる応答に対してフィルターをプログラムすることができます。

モデルを開く

FPGA 用マルチチャネル FIR フィルター

この例では、ハードウェア用の複数の入力データストリームをもつ離散 FIR フィルターを実装する方法を示します。

スクリプトを開く

最適化された固定小数点 FIR フィルター

この例では、固定小数点 FIR フィルターを最適化する方法を示します。最適化には、阻止帯域の減衰や、特定仕様を満たすために必要なビット数など、フィルター応答の特性が含まれます。この機能は、特定の語長の設定可能な係数をいくつかもつハードウェアの作業を行うユーザーや、研究対象に大規模な設計スペースがある ASIC や FPGA などのケースで特に有益です。ハードウェア設計者は、通常係数とビットのトレードオフを検討して、各種の ASIC または FPGA を最適化することができます。

ライブスクリプトを開く