LDPC 新アルゴリズムの Hardware In the Loop 検証に MATLAB/Simulink を適用

最近注目されている LDPC 符号は、2つの優れた特徴があります。まず一つ目としては、シャノン限界に迫る誤り訂正能力を有すること、もう一つはGbpsを越えるような並列処理を実現できること、です。ただし、この並列処理は非常に複雑かつ大量の演算を必要とするため、ハードウエアで実現するとなると回路規模が膨大なものとなってしまうという課題があります。また、ハードウエアへの設計手法自体も確立されてはいないため、新しく考案したアルゴリズムを検証するためには大変な労力が必要となります。過去に他社で実施された LDPC アルゴリズムの検証のためには、256台のクラスタコンピュータを用いた並列処理シミュレーションにより、10の-12乗の通信品質を検証するために、2週間かかったという事例があったそうです。これは1台のコンピュータに換算すると約500週間、すなわち約10年に相当する規模のシミュレーションと言うことができます。住友電工では LDPC デコーダを実現する技術として最もポピュラーな Sum Product 法、およびこれを近似した UMP-APP 法に着目し、さらなるアルゴリズムの簡略化に取り組むこととなりました。この研究を進めるにあたり、まずこのような大規模なシミュレーションをより安価に、かつ高速に実行可能な環境の構築が必要とされました。また、製品化を見越した実機検証においては、浮動小数点による計算機シミュレーションの検証方法とは異なり，量子化された数値による検証が必須であり検証時間の短縮が可能な反面、電源ノイズや外乱、ダイナミックレンジの考慮などの様々な要因で生じる測定結果の再現性を確保するという

これらの課題を解決するために、住友電工では MATLAB/Simulink を採用しました。

まず新しいアルゴリズムに関するアイディアを検証するために、MATLAB の基本環境である対話型のプログラミング環境を使用しました。新しいアルゴリズムに関するアイディアがひらめいた時に、即時に簡易なプログラムを作成してシミュレーションを実行、結果をグラフ表示、といった小規模のシミュレーションを繰り返し実施することにより、基本的な理論検討を進めていきました。

その後、Simulink および DSP Builder を用いてシステムモデルを作成し、FPGA を搭載したボードによる Hardware In the Loop（HIL）検証環境を構築し、実機と計算機シミュレーションがコラボレーションした理論検証を実施しました。このHIL検証環境は Simulink をベースとしたモデリング、シミュレーション環境と、Altera 社製の DSP Builder が提供するSimulink から FPGA ボードへのハードウエアインターフェース機能を追加により構築されています。導入された HIL 検証環境により、各種ノイズの影響を完全に再現できるハードウエア検証環境を実現することができました。また、複雑かつ演算負荷が高い処理部分をFPGAに実装することでシミュレーションの高速化、および検証時間の短縮を同時に実現することができました。また住友電工は，DSP Builder が提供する HDL 自動生成・実装機能をうまく活用し、独自開発した LDPC 符号の復号アルゴリズムを FPGA に実装しハード化に伴う様々な影響を効率よく評価しました。さらに、同モデルを用いて、S/N比を変更しながら繰り返しBER計算を行うためのスクリプトをM-fileにて作成し、HILシミュレーション実行の自動化をも実現することができました。